第1讲 数制

1.1 数制介绍随堂测验

1、对于七进制而言,70为有效码。

2、

3、R进制的进位规则是“逢R进1”,有1,2,…,R个数码。

4、十六进制数有0,1,2,… ,14,15等16个数码。

5、15H=15D

1.2 数制转换随堂测验

1、十进制数88等于十六进制数 。
    A、46H
    B、68H
    C、58H
    D、5CH

2、十进制数(+10.25)10的二进制补码表示为 :
    A、(0 1010.01)2
    B、(0 1010. 10)2
    C、(0 0111.10)2
    D、(0 0110. 11)2

3、已知A=(10.44)10(下标表示进制),下列结果正确的是A=
    A、(1010.1)2
    B、(0A.8)16
    C、(12.4)8
    D、(20.21)5

4、10110.11B转化成8进制数为 。
    A、(52.3)8
    B、(26.6)8
    C、(52.6)8
    D、(26.3)8

5、如果一个十六进制计数器的计数在(39FF)16的基础上增1,则应显示 。
    A、4000
    B、3A00
    C、3900
    D、4A00

6、任意的十进制数转化成R进制,方法是除R取余,逆序排列 。

1.3 二进制正负数及其表示随堂测验

1、当用8位二进制数表示一定点小数时,其最大值取值为
    A、127/128
    B、127
    C、255
    D、255/256

2、定点表示法中小数点的位置是固定不变的,符号'.'不必表示出来。

3、浮点表示法中,小数点移动的规则是小数点右移一位,相当于尾数的数码向右移一位,而阶码加1。

1.4 二进制数补码及其运算随堂测验

1、二进制数X=-1101,则其原码是
    A、1101
    B、11101
    C、01101
    D、-1101

2、二进制数X=-1101,则其反码是
    A、1101 (b) (c) (d)
    B、11101
    C、10010
    D、10011

3、二进制数X=-1101,则其补码是
    A、1101
    B、11101
    C、10010
    D、10011

4、负数的原码、反码、补码的符号位均为1。

5、[[X]反]反=[X]原

6、正数的原码、反码和补码是一样的。

7、乘法运算可用加法和移位两种操作实现,而除法运算可用减法加移位操作实现。

8、[[X]补]补=[X]原

9、二进制数的补码就是将原码按位取反,最低位加1。

10、补码的数值部分仅仅是在反码的最后一位加1即可。

第2讲 码制

2.1 码制定义随堂测验

1、通常数码有两种功能:一是表示数量的大小,二是作为事物的代码。

2、数字系统中一般都采用二进制数码0、1来进行编码。

3、N位二进制代码可以表示个对象。

4、有权码1001一定表示十进制数9。

5、数字和字符可以编码,但标点符号是无法编码的。

2.2 BCD随堂测验

1、(75) =( ) 8421BCD
    A、1110101
    B、01110101
    C、111101
    D、1001011

2、(1011)8421BCD=( )10
    A、禁用码
    B、12
    C、13
    D、11

3、已知某二进制数为(10111101010.1)2,则下列转换正确的是
    A、(5724.4)8
    B、(BD4. 8)16
    C、(1514.2)10
    D、(0100100001000111.1000)余3-BCD

4、十进制数5用631-1BCD码表示为
    A、1011
    B、0111
    C、0101
    D、1001

5、一组4位二进制数组成的BCD码可表示16以内的任何一个十进制数。

6、BCD码均为恒权码,如8421-BCD、5421-BCD、余3-BCD码等。

7、8421BCD码不能用来表示大于9的十进制数 。

8、BCD码是一种人为选定的表示0~9这十个字符的代码。

9、(0011)8421BCD=(0011)5421BCD =( 3 )10

2.3 格雷码随堂测验

1、格雷码是一种有权码,任何两个相邻的N位格雷码仅有一位码元不同。

2、任何两个相邻的十进制数的格雷码仅有一位不同,这样可大大减小代码变化时出现的错误概率,所以它是一种错误最小化代码。

3、格雷码都是无权码。

4、0~9中任何两个相邻的十进制数的格雷码仅有一位不同。

5、典型格雷码具有镜面反射特性,所以又称反射码。

2.4 检错码和纠错码随堂测验

1、下列代码中 可以在一定条件下获得纠错功能。
    A、5421BCD码
    B、奇校验码
    C、偶校验码
    D、各代码间的最小Hamming距离为3的代码

2、误差检验码具有发现错误并纠正的能力。

3、增加监督码元后,使整个码组“1”码元的数目为奇数,称为奇校验码。

4、‘110011’有偶数个1,它可增加的偶校验码为1。

5、奇偶校验码可以检测单向单错,且为可分离码。

2.5 字符-数字代码随堂测验

1、ASCII编码一般为 位。
    A、7
    B、8
    C、9
    D、10

2、ASCII码中十进制数0~9采用相同的高三位,即011。

3、英文字母a和A的ASCII码是相同的。

第3讲 逻辑代数的基本概念和运算规则-上

3.1 逻辑代数的三种基本运算随堂测验

1、
    A、与或非
    B、或与非
    C、同或
    D、异或

2、
    A、与
    B、或
    C、非
    D、与非

3、
    A、与
    B、或
    C、或非
    D、与非

4、
    A、与非
    B、或非
    C、同或
    D、异或

5、逻辑变量的取值只有两种:“1”或“0”。这里的“1”和“0”既可表示数量的大小,又可表示完全对立的两种状态。

6、逻辑运算中,A+A+1=1。

3.2 逻辑函数的描述方式随堂测验

1、辑函数的描述有多种,下列仅 描述是惟一的。
    A、逻辑函数表达式
    B、真值表
    C、逻辑电路图
    D、语言描述

2、三变量的真值表输入有 种不同的取值。
    A、3
    B、8
    C、4
    D、9

3、波形图反映了各个逻辑变量的逻辑值随时间变化的规律。

4、真值表和卡诺图的逻辑函数表示都是唯一的。

5、逻辑函数的各种描述方法之间均可以相互转换。

第4讲 逻辑代数的基本概念和运算规则-下

4.1 逻辑代数基础随堂测验

1、
    A、与非门
    B、或非门
    C、同或门
    D、异或门

2、下列描述式中,等式不成立的是 。
    A、
    B、
    C、
    D、

3、
    A、与非门
    B、或非门
    C、异或门或同或门
    D、与或非门

4、一个4输入端或非门,使其输出为1的输入变量组合有 种。
    A、1
    B、4
    C、8
    D、15

5、一个4输入端与非门,使其输出为0的输入变量组合有 种。
    A、1
    B、2
    C、4
    D、15

6、若X+Y=X,则必有Y=0。

7、A⊙B⊙C =A⊕B⊕C

8、已知X+Y=X+Z,则必有Y=Z。

9、偶数个变量同或的结果与异或的结果互非。

10、奇数个逻辑变量A连续同或,结果为 ______。

4.2 逻辑代数的基本定律随堂测验

1、
    A、
    B、
    C、
    D、

2、
    A、
    B、
    C、
    D、

3、
    A、
    B、
    C、
    D、

4、
    A、
    B、
    C、
    D、

5、根据对偶定理,逻辑式与其对偶式是相等的。

6、一个包含变量A的逻辑等式中,若以另外一个逻辑式代入式中所有A的位置,则等式可能不再成立。

7、定理指出,对于任意一个逻辑式Y,若将其中所有的“·”换成“+”,“+”换成“·”,“0”换成“1”,“1”换成“0”,原变量换成反变量,反变量换成原变量,则得到的结果就是Y的逻辑非。

8、对于任何一个逻辑式Y,若将其中的“·”换成“+”,“+”换成“·”,“0”换成“1”,“1”换成“0”,则可得到一个新的逻辑式Y*, Y*即为Y的 式。

第5讲 逻辑函数的公式化简法

5.1 逻辑函数的最简形式和最简规则随堂测验

1、逻辑函数的最简“与-或式”规则是乘积项(与项)最少,且每个乘积项里的因子最少。

2、逻辑函数的最简形式是唯一的。

5.2 逻辑函数常用的公式化简法随堂测验

1、下列等式正确的是 。
    A、A+AB+B=A +B
    B、
    C、
    D、

2、逻辑代数的运算法则不正确的是 。
    A、
    B、
    C、
    D、

3、逻辑函数化简结果正确的是 。
    A、Y=A
    B、Y=B
    C、Y=1
    D、Y=A+B

4、下列描述式中,等式不成立的是 。
    A、
    B、
    C、
    D、

5、逻辑函数化简结果正确的是 。
    A、Y=A+D
    B、
    C、Y=AD
    D、Y=A+B

6、逻辑函数化简结果正确的是 .
    A、
    B、Y=A
    C、Y=ABCD
    D、

7、逻辑函数化简结果正确的是 。
    A、
    B、
    C、
    D、

8、逻辑函Y=化简结果正确的是 。
    A、Y=B
    B、Y=1
    C、Y=A
    D、Y=0

9、逻辑函数化简正确的是
    A、
    B、
    C、
    D、

10、逻辑函数 化简结果正确的是 。
    A、Y=A
    B、Y=B
    C、Y=1
    D、Y=A+B

5.3 指定器件的逻辑函数化简随堂测验

1、逻辑函数,可用与非门和非门表示为 。
    A、
    B、
    C、
    D、

2、逻辑函数Y=AB+AC+BC,可用与非门表示为 。
    A、
    B、
    C、
    D、

3、逻辑函数,可用与非门和非门表示为 。
    A、
    B、
    C、
    D、

第6讲 逻辑函数的卡诺图表示

6.1 最小项定义及其性质随堂测验

1、一个4变量逻辑函数,下列 是其最小项之一。
    A、ABC+D
    B、ACD
    C、AB+CD
    D、

2、在输入变量的任何取值下必有一个且仅有一个最小项的值为0。

3、任意两个最小项的乘积为0。

4、某一最小项若不包含在逻辑式F中,则必在F的对偶式中。

5、在n变量逻辑函数中,若m为包含n个因子的乘积项,而且这n个变量均以原变量或反变量的形式在m中出现一次,则称m为该组变量的 。

6.2 最大项定义及其性质随堂测验

1、下列说法正确的是 。
    A、一个逻辑函数全部最小项之和恒等于0
    B、一个逻辑函数全部最大项之和恒等于0
    C、一个逻辑函数全部最小项之积恒等于1
    D、一个逻辑函数全部最大项之积恒等于0

2、在输入变量的任何取值下必有一个且仅有一个最大项的值为1。

3、某一最大项若不包含在逻辑式F中,则必在F的反演式中。

4、任意两个最大项之和为1。

5、在n变量函数中,若M为n个变量之和,且这n个变量均以原变量或反变量的形式在M中出现一次,则称M为该组变量的 。

6.3 逻辑函数的两种标准形式随堂测验

1、将逻辑函数式化为最小项之和的形式为 。
    A、
    B、
    C、
    D、

2、将逻辑函数式化为最大项之积的形式为 。
    A、
    B、
    C、
    D、

3、将逻辑函数式化为最大项之积的形式为 。
    A、
    B、
    C、
    D、

4、函数的反函数是 。
    A、
    B、
    C、
    D、

5、将逻辑函数式化为最大项之积的形式为 。
    A、
    B、
    C、
    D、

6、将逻辑函数式化为最小项之和的形式为 。
    A、
    B、
    C、
    D、

7、
    A、
    B、
    C、
    D、G(A,B,C)=A(B+C)

8、一个4输入端与非门,使其输出为1的输入变量组合有 。
    A、1
    B、2
    C、4
    D、15

9、将逻辑函数式化为最小项之和的形式为 。
    A、
    B、
    C、
    D、

10、任何逻辑函数均可化为最小项之积或最大项之和的标准形式。

6.4 卡诺图定义及其特点随堂测验

1、卡诺图中紧挨着的方格是逻辑相邻的,上下、左右相对应的方格不是相邻的。

2、卡洛图的每个小方格代表逻辑函数的一个 。

3、卡洛图中几何相邻的小方格具有 相邻性,即两相邻小方格所代表的最小项只有一个变量取值不同。

4、卡诺图中变量的取值不能按照自然二进制数的顺序排列,必须按 码排列。

5、卡诺图中的小方格数等于最小项总数,若逻辑函数的变量数为4,则小方格数为 个。

6.5 逻辑函数的卡诺图表示随堂测验

1、逻辑函数的卡洛图表示正确的是 。
    A、
    B、
    C、
    D、

2、
    A、
    B、Y=m1+m4+m7
    C、
    D、

3、逻辑函数的卡诺图表示不是唯一的。

第7讲 逻辑函数的卡诺图化简法

7.1 用卡诺图化简逻辑函数的基本性质随堂测验

1、卡诺图中2n个相邻“1”格的最小项可以合并成一个与项,并消去n个变量。

2、只有一个变量不同的两个最小项的乘积等于各相同变量之积。

3、4变量卡诺图,可圈的相邻小方格最大数为8。

4、在n个变量的卡诺图中,若有个“1”格相邻(k=0,1,2,3,…,n),它们可以圈在一起加以合并,合并时可以消去k个不同的变量,简化为一个具有(n-k)个变量的与项。

5、只有一个变量不同的两个最大项的乘积等于各相同变量之和。

6、卡诺图中2个相邻“1”格的最小项可以合并成一个与项,并消去一个变量。

7.2 用卡诺图求最简与或表达式随堂测验

1、
    A、Y=A+C+D
    B、Y=AB+C+D
    C、
    D、

2、
    A、
    B、
    C、
    D、

3、
    A、
    B、
    C、
    D、

4、
    A、Y=B+C+D
    B、
    C、
    D、Y=A+C+D

5、
    A、
    B、
    C、
    D、B或C

6、
    A、
    B、
    C、
    D、

7、
    A、
    B、
    C、
    D、

8、卡诺图化简得到的最简与或式是唯一的。

7.3 无关项及其在化简中的应用随堂测验

1、8、用卡诺图法将逻辑函数化为最简“与或”式,给定的约束条件为,结果正确的是 。
    A、
    B、
    C、
    D、

2、
    A、
    B、
    C、
    D、

3、逻辑函数的最简与或式是 。
    A、
    B、
    C、
    D、

4、
    A、
    B、
    C、
    D、

5、用卡诺图法将逻辑函数化为最简“与或”式,给定的约束条件为AB+CD=0,结果正确的是 。
    A、
    B、
    C、
    D、Y=B+AD+AC

6、合并最小项时,究竟把卡诺图上的“×”作为1还是0,应以得到的相邻最小项矩形组合最大,而且矩形组合数目最小为原则。

7、在化简逻辑函数时,需要把无关项置0。

8、有时输入变量的某些取值是1还是0皆可,并不影响电路的功能。在这些变量取值下,其值等于1的那些最小项称为 项。

9、约束项和任意项统称为逻辑函数中的 项,在卡诺图中用“×”表示。

10、在某些情况下,输入变量的取值不是任意的。当限制某些输入变量的取值不能出现时,可以用它们对应的最小项恒等于0来表示。这些恒等于0的最小项叫 项。

第一章 逻辑代数基础-单元测试

1、(88)10=( )16。
    A、58
    B、46
    C、68
    D、5C

2、将逻辑函数表示成最简“与非-与非”形式为 。
    A、
    B、
    C、
    D、

3、函数的反函数
    A、
    B、
    C、
    D、

4、将(57.6)8进行数制转换时,转换错误的是:
    A、(47.3)10
    B、(101111.110)2
    C、(2F.C)16
    D、(00101111.11)2

5、下列几种说法中与BCD码的性质不符的是:
    A、BCD码均为恒权码,如8421-BCD,5421-BCD,2421-BCD等等
    B、一组四位二进制数组成的BCD码只能表示一位十进制数
    C、BCD码是一种人为选定的0~9这十个字符的代码
    D、BCD码有多种

6、若仅当输入变量A、B全为‘1’时,输出F=0,则输出与输入的关系是 运算。
    A、与非
    B、同或
    C、异或
    D、或非
    E、或

7、已知函数,将其化为最简"与-或"形式为
    A、ABC+ACD
    B、ABC+ABD
    C、
    D、

8、已知函数,约束条件为,将其化为最简“与-或”形式为
    A、
    B、
    C、
    D、

9、若已知,则判断成立的最简单方法是以下 规则?
    A、对偶规则
    B、代数规则
    C、反演规则
    D、互补规则

10、若A+B=1,则
    A、
    B、
    C、
    D、

11、奇偶校验码是一种典型的误差纠错码。

12、任何逻辑函数均可化为最小项之和和最大项之积两种标准形式。

13、约束项和无关项均为任意项。

14、一组四位二进制数组成的BCD码能表示十六以内的任何一个十进制数。

15、典型格雷码与有权二进制(如8421)存在着的关系(最高位除外)。

16、n变量逻辑函数的最小项数目和最大项数目一样多,均为个。

17、在数字电路和数字计算机中,所有二进制数的补码均采用将数值按位“取反+1”的法则来求得,且二进制数的加、减、乘、除运算都可以用补码的加法运算电路完成。

18、逻辑函数描述方式中仅有真值表具有惟一性。

19、布尔代数是建立在‘0’、‘1’二值逻辑和“与”、“或”、“非”三种基本逻辑之上的。

20、求一个逻辑函数的反函数可采用对偶定理。

21、应用对偶定理能很好地将两变量德摩根定律扩展为多变量德摩根定律。

22、卡诺图化简时,圈‘1’的面积应尽可能大,且圈中‘1’的数目需为个,n为的整数。

23、(8F.FF)16=( )8

24、(25.7)10=( )2 ,保留小数点以后4位有效数字

25、(0011)631-1BCD=( )10

26、(3D.BE)16=( )10

27、(-00101.01)2的补码为

28、若AB=0,则

29、逻辑函数Y=A+B+CD的最小项之和的形式为

30、已知逻辑函数,其卡诺图化简为最简“与-或”形式的结果为

31、逻辑函数的最大项之积的形式为Y=

32、数制是人们对数量计数的一种统计规则。任何一种进位计数包含基数和 两个基本因素。

33、逻辑函数化为最简“与-或”形式的结果为

34、逻辑函数Y=的对偶式的最简“与-或”形式为

35、将逻辑函数的反函数化简为最简“与-或”形式结果为

第8讲 逻辑门电路概述

8.1 门电路概述随堂测验

1、数字电路中,正、负逻辑的规定是 。
    A、正逻辑低电平为“0”,高电平为“1”;负逻辑高电平为“0”,低电平为“1”
    B、正逻辑低电平为“1”,高电平为“0”;负逻辑高电平为“1”,低电平为“0”
    C、正负逻辑都是高电平为“0”,低电平为“1”
    D、正负逻辑都是高电平为“1”,低电平为“0”

2、数字电路对元、器件参数精度和电源稳定度较模拟电路低一些。

3、提高数字电路的运算精度主要靠提高电源的稳定度。

4、用单开关电路获得高、低电平的主要特点是静态功耗低。

5、用以实现基本逻辑功能和复合逻辑运算的单元电路称为 。

8.2 半导体器件的开关特性随堂测验

1、在数字电路中,将晶体二级管当做开关使用时,利用的是其 模型。
    A、折线
    B、小信号
    C、恒压降
    D、理想

2、在数字电路中,晶体三极管主要工作在 区。
    A、放大区
    B、截止区和饱和区
    C、击穿区
    D、任意

3、在数字电路中,MOS管工作在开关闭合状态时,其漏-源之间的等效电阻 。
    A、一般>Ω
    B、一般<Ω
    C、为0
    D、无法确定

4、当外加电压突然由正向变为反向时,二极管内部电流立即为零。

5、在数字电路中,晶体三极管工作在深度饱和状态时,其CE结之间的压降一般仅为 V。

8.3 分立元件门电路随堂测验

1、下图所示电路可实现的逻辑关系为
    A、与
    B、或
    C、非
    D、异或

2、下图所示电路实现的逻辑关系为
    A、与非
    B、或非
    C、同或
    D、异或

3、分立元件电路的缺陷包括以下 。
    A、体积大、功耗大、可靠性差
    B、易发生高、低电平的偏移
    C、不利于直接驱动负载电路
    D、以上均是

8.4 集成电路的发展历史及现状随堂测验

1、典型TTL、CMOS、ECL逻辑门中,时延最小、功耗最低和速度最快的门电路分别 。
    A、TTL、CMOS、ECL
    B、TTL、CMOS、TTL
    C、ECL、CMOS、ECL
    D、CMOS、CMOS、ECL

2、下面哪个不属于集成电路的优点 。
    A、体积小
    B、重量轻
    C、成本高
    D、寿命长

3、下面 集成电路的集成度可以做得很大?
    A、IIL
    B、TTL
    C、ECL
    D、HTL

4、通常把一个封装内含有等效逻辑门的个数或元器件的个数定义为 。

第9讲 CMOS门电路

9.1 CMOS反相器电路及其特性随堂测验

1、下列 不属于CMOS反相器的特点。
    A、静态功耗低
    B、工作速度快
    C、工作频率不受限制
    D、噪声容限高

2、下列器件通常被当做CMOS电路的缓冲器使用的是 。
    A、CMOS传输门
    B、CMOS反相器
    C、CMOS与非门
    D、CMOS异或门

3、CMOS反相器为低阻回路,所以带 负载时,充放电速度很快。

4、CMOS逻辑门输出高电平、低电平的典型值为 VDD和 。

5、CMOS反相器和 是构成复杂CMOS逻辑电路的两种基本模块。

9.2 其它典型CMOS集成门电路随堂测验

1、一个二输入CMOS与非门,一输入端接一只10KΩ的电阻接地,另一输入端接变量A,则输出Y= :
    A、0
    B、1
    C、A
    D、

2、一个二输入CMOS异或门,一输入端接一只10KΩ的电阻接地,另一输入端接变量A,则输出Y= :
    A、0
    B、1
    C、A
    D、

3、一个二输入CMOS或非门,一输入端接一只10KΩ的电阻接地,另一输入端接变量A,则输出Y= :
    A、0
    B、1
    C、A
    D、

4、下列CMOS器件可以当做模拟开关使用的是 :
    A、CMOS传输门
    B、CMOS或非门
    C、CMOS与非门
    D、CMOS异或门

5、CMOS与非门的多余输入端可连在高电平上。

9.3 CMOS集成门电路的特点随堂测验

1、下面 性能CMOS相对TTL门电路较差。
    A、输入阻抗
    B、抗干扰能力
    C、工作速度
    D、静态功耗

2、下面 说法不符合CMOS集成门电路的特点。
    A、噪声容限大
    B、温度稳定性好,但抗辐射能力较差
    C、扇出能力强
    D、集成度高,成本低

3、下面 说法不符合CMOS集成门电路的特点。
    A、静态功耗低
    B、电源电压范围宽
    C、输入阻抗低
    D、逻辑摆幅大

4、CMOS集成电路的功耗随频率的升高而显著降低。

5、门电路输出端最多能带同类门的个数称为门电路的 。

第10讲 TTL门电路

10.1 TTL集成门电路的结构随堂测验

1、
    A、A
    B、B
    C、C
    D、D

2、下列 门电路输出端可以并联使用?
    A、TTL OC
    B、TTL或非
    C、TTL与非
    D、CMOS 异或

3、
    A、A
    B、B
    C、C
    D、D

4、TTL与非门输入端悬空相当于接了高电平。

5、TTL门电路输出端不能直接接电源,必须外接电阻后再接电源。

10.2 几种典型的TTL集成复合门电路随堂测验

1、一个二输入TTL与非门,一输入端接一只10Ω的电阻接地,另一输入端接变量A,则输出Y= :
    A、0
    B、1
    C、A
    D、

2、一个二输入TTL或非门,一输入端接一只10Ω的电阻接地,另一输入端接变量A,则输出Y= :
    A、0
    B、1
    C、A
    D、

3、下图所示TTL门电路实现的逻辑功能为 。
    A、与非
    B、或非
    C、同或
    D、异或

4、一个二输入TTL异或门,一输入端接一只10Ω的电阻接地,另一输入端接变量A,则输出Y= :
    A、0
    B、1
    C、A
    D、

5、TTL逻辑门输出高电平、低电平的典型值为 和 0.3V 。

10.3 集电极开路(OC)门随堂测验

1、OC门在使用时须在 之间接一电阻。
    A、输出与地
    B、输出与外接电源
    C、输出与输入
    D、输入与外接电源

2、下图所示的逻辑关系为:F1= 。
    A、
    B、
    C、
    D、

3、下列关于OC门的性质错误的是 :
    A、可将OC门输出端直接并联
    B、可根据要求选择外接电源
    C、工作时无需外接负载电阻和电源
    D、有些OC门可以直接驱动小型继电器

4、下列 电路输出端不可以并联使用?
    A、TTL异或门
    B、TTL OC门
    C、CMOS OD门
    D、CMOS 三态门

5、多个集电极开路TTL逻辑门的输出端相并连,可以实现 功能。

10.4 三态(TS)输出门随堂测验

1、TTL三态输出“与非”门电路的输出比TTL“与非”门电路多一个 状态。
    A、高电平
    B、低电平
    C、高阻
    D、低阻

2、下图所示的逻辑关系是:F2= 。
    A、
    B、
    C、
    D、

3、下列 可以实现总线结构。
    A、TTL 异或门
    B、TTL同或门
    C、CMOS 传输门
    D、CMOS三态门

4、下列 可以实现数据的双向传输。
    A、TTL 三态门
    B、TTL同或门
    C、CMOS 传输门
    D、CMOS反相器

5、下列 说法错误?
    A、CMOS OD门输出端允许直接并联使用
    B、CMOS传输门可以直接处理模拟信号
    C、TTL门电路输入端接任意电阻均相当于接‘0’电平
    D、TTL三态门可输出三种状态,且输出端允许直接并联使用

第11讲 其它类型数字集成电路

11.1 其它类型数字集成电路结构及特点随堂测验

1、目前,下列集成电路中,速度最慢的是 。
    A、PMOS
    B、NMOS
    C、TTL
    D、ECL

2、目前,下列双极型电路中,功耗最低且集成度较大的是 。
    A、TTL
    B、ECL
    C、IIL
    D、HTL

3、Bi-CMOS集成门电路 部分通常采用CMOS结构。

4、ECL集成门电路中的三极管导通时为 状态,所以其工作速度快。

5、Bi-CMOS集成门电路 部分通常采用双极型晶体管。

11.2 TTL电路与CMOS电路的接口电路随堂测验

1、用CMOS 电路驱动TTL电路,下面 措施不可行。
    A、将同一个封装内的门电路并联使用
    B、使用分立元件接口电路实现电流扩展
    C、在CMOS电路的输出端增加一级CMOS驱动器
    D、在CMOS电路的输出端增加电源接入TTL电路

2、当需要将TTL门与CMOS门两种器件互相连接时,在驱动门和负载门之间,关系不正确的是 。
    A、VOH(min)≥VIH(min)
    B、VOL(max)≤VIL(max)
    C、— IOH(max) ≤nIIH(max)
    D、IOL(max) ≥ — mIIL(max)

3、TTL74系列电路可直接驱动CMOS 74HCT系列电路。

4、TTL74LS系列电路可直接驱动CMOS 4000系列电路。

11.3 使用数字集成电路的注意事项随堂测验

1、下列 电路输出端不可以直接并联使用。
    A、CMOS传输门
    B、CMOS电路的OD门
    C、TTL电路的OC门
    D、TTL三态门

2、下列关于TTL集成电路使用注意事项错误的是:
    A、TTL输出端一般不允许并联使用,也不允许直接与+5V电源或地线连接
    B、TTL输入端外接电阻需慎重
    C、TTL电路要尽量加长地线,以减小干扰
    D、TTL电路要在电路切断电源的时候,插拔和焊接集成电路块

3、下列关于CMOS集成电路使用注意事项错误的是:
    A、焊接CMOS电路时,不能使用25W以上的电烙铁
    B、CMOS输入端多余的输入端不允许悬空,应按逻辑要求接VDD和VSS
    C、CMOS输出端允许直接与VDD和VSS连接
    D、CMOS器件一般需作防静电处理

4、CMOS器件的输入信号严禁超出电源电压范围。

5、多个具有三态输出功能的TTL逻辑门的输出端相连,使用时必须满足: 任何时刻,最多只有一个三态门的输出有效,其它三态门都是高阻抗输出条件。

第二章 逻辑门电路-单元测试

1、下列说法中,正确的是
    A、9个‘0’连续同或为0,9个‘1’连续异或为1
    B、若X+Y=X,则Y=0
    C、TTL、CMOS逻辑门未使用的输入端均可悬空
    D、偶校验码能检测出偶数个码元错误

2、下列 的输入端允许悬空。
    A、TTL与非门
    B、CMOS反相器
    C、NMOS同或门
    D、CMOS异或门
    E、PMOS与门

3、CMOS或非门多余输入端的正确处理方式是
    A、接地
    B、悬空
    C、接高电平
    D、悬空或接高电平

4、若将一TTL异或门(输入端为A、B)当作反相器使用,则A、B端应 连接。
    A、A或B中有一个接1或悬空
    B、A或B中有一个接0
    C、A和B并联使用
    D、以上均不能实现

5、下列 门可实现“线与”功能?
    A、TTL OC门
    B、TTL与门
    C、CMOS反相器
    D、CMOS传输门
    E、NMOS与门

6、下列 说法正确?
    A、CMOS OD门输出端允许直接并联使用
    B、CMOS门电路输入端悬空时相当于接‘1’电平
    C、CMOS反相器输出端允许直接并联使用
    D、CMOS三态门输出端有可能出现高电平、低电平和不定态三种状态

7、逻辑电路如图所示,输入A=“1”,B=“1”,C=“0”,输出F为
    A、0
    B、高阻状态
    C、1
    D、不定

8、下列 电路可以实现的功能, 已知关门电阻Roff=0.91kΩ,开门电阻Ron=1.93kΩ。
    A、4
    B、1
    C、2
    D、3

9、下列各门电路中 的输出端可以并联使用。
    A、TTL OC门
    B、CMOS与非门
    C、TTL或非门
    D、CMOS反相器
    E、CMOS传输门

10、下列 输出不允许并联使用。
    A、典型TTL门
    B、OC门
    C、OD门
    D、三态门

11、与TTL门电路相比,下面 不是CMOS门电路的优势。
    A、输入阻抗小
    B、静态功耗低
    C、电源电压范围宽
    D、扇出能力强

12、CMOS门电路如图所示,其中可以实现Y=1的逻辑电路有 。
    A、a
    B、c
    C、d
    D、b

13、TTL门电路如图所示,其中可以实现Y=0的逻辑电路有: , 已知关门电阻Roff=0.91kΩ,开门电阻Ron=1.93kΩ。
    A、b
    B、c
    C、a
    D、d

14、CMOS门电路如图所示,其中可以实现的逻辑电路有:
    A、a
    B、c
    C、d
    D、b

15、TTL门电路如图所示,其中可以实现的逻辑电路有: , 已知关门电阻Roff=0.91kΩ,开门电阻Ron=1.93kΩ。
    A、b
    B、c
    C、a
    D、d

16、CMOS门电路如图所示,其中可以实现Y=A的逻辑电路有:
    A、a
    B、c
    C、d
    D、b

17、TTL门电路如图所示,其中可以实现Y=的逻辑电路有: , 已知关门电阻Roff=0.91kΩ,开门电阻Ron=1.93kΩ。
    A、b
    B、c
    C、a
    D、d

18、CMOS门电路多余输入端可以 处理。
    A、接高电平
    B、接地
    C、与其它输入端并联
    D、悬空

19、一般而言,同类型的门电路带下一级电路门的个数是不受限的。

20、集电极开路门可以实现高电压、大电流驱动。

21、使用CMOS门电路时多余输入端可以悬空。

22、下图所示电路的逻辑功能是:

23、下图所示电路的逻辑功能是:

24、下图所示电路的逻辑功能是:

25、正、负逻辑只是逻辑定义不同,并无本质区别。

26、CMOS传输门可直接处理模拟信号,做模拟开关使用。

第12讲 组合逻辑电路的分析和设计方法

12.1 组合逻辑电路的特点及描述随堂测验

1、下列不属于组合逻辑电路的逻辑功能描述方式的是 。
    A、真值表
    B、逻辑电路图
    C、波形图
    D、数理方程

2、下列描述组合逻辑电路的方式中具有惟一性的是 。
    A、卡诺图
    B、逻辑电路图
    C、波形图
    D、VHDL

3、组合逻辑电路的特点是“入变出即变"。

4、仅由与非门构成的逻辑电路一定是组合电路。

5、组合逻辑电路在电路结构上只由逻辑门组成,不包含 元件,输入和输出之间无反馈。

12.2 组合逻辑电路门级电路分析随堂测验

1、一个4输入端或非门,使其输出为1的输入变量组合有 种。
    A、1
    B、4
    C、8
    D、15

2、如下图所示,输出F为1,A、B、C的取值应为 。
    A、101
    B、011
    C、110
    D、111

3、分析下图所示电路的逻辑功能,求出其输出的逻辑表达式,并说明电路逻辑功能的特点,下列正确的选项是 。
    A、,格雷码变换电路
    B、,三变量的奇偶检测电路
    C、,格雷码变换电路
    D、,三变量的奇偶检测电路

4、组合逻辑电路的分析是指 。
    A、已知逻辑要求,列真值表的过程
    B、已知逻辑要求,求解逻辑表达式并画逻辑图的过程
    C、已知逻辑电路图,求解逻辑表达式并化简的过程
    D、已知逻辑电路图,求解或验证逻辑功能的过程

5、分析下图的逻辑电路,其中Y1的逻辑函数表达式为:
    A、
    B、A⊙B⊙C
    C、
    D、

12.3 组合逻辑电路门级电路设计随堂测验

1、组合逻辑电路的一般设计流程包括以下步骤:A、进行逻辑抽象;B、将逻辑函数化简或变换成适当的形式; C、写出逻辑函数式 D、选定器件的类型;E、工艺设计; F、画出逻辑电路图。则这些步骤正确的排序是: 。
    A、A->D->C->B->F->E
    B、A->C->E->F->B->D
    C、A->C->D->B->F->E
    D、A->C->B->D->E->F

2、用与非门设计四变量的多数表决电路,当输入变量A、B、C、D有三个或三个以上为1时输出为1,输入为其他状态时输出为0。正确的设计电路是 。
    A、
    B、
    C、
    D、

3、用或非门设计一个组合电路,其输入为8421BCD码,输出L,当输入数能被4整除时为1,其它情况下为0;下列设计正确的逻辑电路是 。
    A、
    B、
    C、
    D、

4、组合逻辑电路设计时应遵循 原则。

5、列出正确的 是组合逻辑电路设计的关键。

12.4 组合逻辑电路中的竞争-冒险现象随堂测验

1、已知函数,若用最少数目与非门实现其功能时,下列 情况可能产生竞争-冒险现象?
    A、A=B=1,C=0,D变化时
    B、B=C=D=0,A变化时
    C、A=C=1,D=0,B变化时
    D、A=B=C=0,D变化时

2、逻辑函数在不改变电路功能的前提下,应将其化成下列 形式可消除竞争冒险现象。
    A、
    B、
    C、
    D、

3、有冒险必然存在竞争,有竞争就一定引起冒险。

4、由于竞争在电路输出端可能产生尖峰脉冲的现象叫做 现象。

5、消除竞争-冒险现象的方法主要有接入滤波电容、引入选通脉冲、 等。

第13讲 若干常用中规模组合逻辑电路-编码器

13.1 普通编码器工作原理随堂测验

1、三位二进制普通编码器框图如下图所示,用与非门实现逻辑表达式正确的是 。
    A、
    B、
    C、
    D、

2、普通编码器在任何时刻只允许有1路有效信号到达编码器的输入端。

3、编码器的逻辑功能是把输入的每一个高低电平信号编成一个对应的 代码。

4、对100个不同的符号进行编码,至少需要 位二进制数。

13.2 优先编码器工作原理随堂测验

1、8线-3线优先编码器74LS148接通电源后,无论编码输入怎样变化,所有输出均被封锁在高电平,则其原因可能是: 。
    A、电源有问题
    B、编码输入无效
    C、选通输入端没有接地
    D、扩展端没有接地

2、8线-3线优先编码器的输入为I0-I7,当优先级别最高的I7有效时,其输出的反码的值是 。
    A、111
    B、010
    C、000
    D、101

3、8线-3线优先编码器74LS148接通电源后,其选通输出端输出低电平,则其原因可能是: .
    A、电源有问题
    B、无有效编码输入
    C、选通输入端没有接地
    D、扩展端没有接高电平

4、8线-3线优先编码器74LS148接通电源后,若编码信号输入从~依次为01000101,则其编码输出为 。

5、优先编码器的特点是允许同时输入多个编码信号,但只对其中 的信号进行编码。

13.3 MSI编码器芯片举例及应用示例随堂测验

1、用两片74LS148接成16线-4线优先编码器,正确的连接电路图是 。
    A、
    B、
    C、
    D、

2、8线-3线优先编码器74LS148接成如图所示电路,则表中(2)所对应的编码值是:
    A、1001
    B、1000
    C、0111
    D、0110

3、下表所列真值表的逻辑功能所表示的逻辑器件是:
    A、译码器
    B、普通编码器
    C、优先编码器
    D、比较器

4、8线-3线优先编码器74LS148接成下图所示电路,则该电路构成了 逻辑功能。

第14讲 若干常用中规模组合逻辑电路-译码器

14.1 二进制译码器随堂测验

1、已知74LS138译码器的输入三个使能端(S1=1,)时,地址码A2A1A0=011,则输出~是 。
    A、11111101
    B、10111111
    C、11110111
    D、11111111

2、已知74LS138译码器的输入三个使能端(S1=0,)时,地址码A2A1A0=001,则输出~是 。
    A、11111101
    B、11111111
    C、11110111
    D、00000010

3、已知74LS138译码器的输入三个使能端设置为S1=1,,则下图所示电路的逻辑功能为 。
    A、1位全加器
    B、1位全减器
    C、半加器
    D、编码器

4、常用的译码器有二进制译码器、二-十进制译码器和 等。

5、是编码的反操作,其逻辑功能是将每个输入的二进制代码对应输出为高、低电平信号。

14.2 二十进制译码器随堂测验

1、写出下图中Z1、Z2、Z3的逻辑函数表达式,并化为最简的”与-或”表达式,正确的是: 。
    A、
    B、
    C、
    D、

2、试画出用4-16线译码器74LS154和门电路产生如下多输出逻辑函数的逻辑图,正确的是 。
    A、
    B、
    C、
    D、

3、译码器哪个输出信号有效取决于译码器的地址输入信号。

14.3 显示译码器随堂测验

1、下列 不属于LED的优点。
    A、工作电压低
    B、响应时间短
    C、亮度较高
    D、工作电流较小

2、下列 不属于LCD的特点。
    A、功耗极小
    B、响应时间一般较LED长
    C、亮度较高
    D、工作电压较低

3、下列属于常用的数码显示器的有:
    A、LED
    B、LCD
    C、离子显示板
    D、荧光数码管

4、由发光二极管组成的七段数码显示器,当采用共阳极接法时,若a~g=0100100,则显示的数字是 。

5、半导体数码显示器的内部接法有两种形式:共阳极接法和共阴极接法。对于共阴极接法的发光二极管数码显示器,应采用 电平驱动七段显示译码器。

6、显示译码器的逻辑功能是将数字(0~9)、文字、符号(A~F)等的二进制代码翻译并显示出来,它包括 和数码显示器两部分。

14.4 译码器应用示例随堂测验

1、下列可用作数据分配器的是 。
    A、普通编码器
    B、优先编码器
    C、加法器
    D、译码器

2、试用3线-8线译码器和门电路设计1位二进制全减器电路。其中,输入为被减数(Ai)、减数(Bi)和来自低位的借位(Ci-1);输出为两数之差(Si)和向高位的借位信号(Ci)。则正确的电路设计是:
    A、
    B、
    C、
    D、

3、试用3线-8线译码器和门电路产生如下多输出逻辑函数的电路图。正确的是
    A、
    B、
    C、
    D、

4、在存储器中,译码器输入地址码,输出为存储单元地址,如 位地址线可寻址个单元。

5、在需进行大容量译码时,可将译码器芯片进行 。

第15讲 若干常用中规模组合逻辑电路-分配器和选择器

15.1 数据分配器随堂测验

1、在下列器件中,不属于组合逻辑电路的是: 。
    A、环形计数器
    B、数据分配器
    C、优先编码器
    D、二-十进制译码器

2、1路-路数据分配器数据输入端的个数是: 。
    A、n
    B、2n
    C、
    D、1

3、下列 可以当做数据分配器使用。
    A、加法器
    B、译码器
    C、优先编码器
    D、普通编码器

4、试用门电路设计一个1路-4路数据分配器,正确的是:
    A、
    B、
    C、
    D、

5、数据分配器和译码器有着相同的基本电路结构形式。

15.2 数据选择器工作原理随堂测验

1、数据选择器是把 输入接过来送给 输出。
    A、一个,多个中的一个
    B、一个,一个
    C、多个中的一个,一个
    D、多个中的一个,多个中的一个

2、8选1数据选择器CT4151芯片构成下图所示电路,则Y(D,C,B,A)= 。
    A、(3,4,7,8,13)
    B、(1,3,4,7,8,13)
    C、(1,3,4,7,8,9,13)
    D、(3,4,7,8,9,13)

3、一个64选1的数据选择器有 个选择控制信号输入端。
    A、6
    B、8
    C、16
    D、32

4、一个数据选择器的地址端有3个时,最多可以有 个数据输入信号。
    A、3
    B、6
    C、8
    D、16

5、若将一组并行数据转换为串行数据输出可以应用 。
    A、数据选择器
    B、数据分配器
    C、加法器
    D、比较器

15.3 MSI数据选择器及其应用随堂测验

1、试用一片8选1数据选择器74LS152设计一函数发生电路,其功能如下表所示。正确的设计是:
    A、
    B、
    C、
    D、

2、使用数据选择器和数据分配器实现组合逻辑函数F的共同点不包括:
    A、省时方便
    B、一般需对F进行化简,设计比较繁琐
    C、集成芯片使用的数目一般较少
    D、检查和排除故障容易

3、用双4选1数据选择器设计三变量的逻辑函数:,正确的是:
    A、
    B、
    C、
    D、

4、用一片8选1数据选择器74LS151实现逻辑函数,正确的是:
    A、
    B、
    C、
    D、

5、下图为由双4选1数据选择器74LS153和门电路组成的组合逻辑电路,则输出Z与输入X3X2X1X0之间的逻辑关系是:
    A、检测8421BCD码
    B、全加器
    C、编码器
    D、偶数“1”检测器

第16讲 若干常用中规模组合逻辑电路-加法器

16.1 加法器工作原理随堂测验

1、某组合逻辑电路的输入(A、B、C)输出波形(X、Y)如下图所示,则其逻辑功能是:
    A、编码器
    B、半加器
    C、1位全加器
    D、译码器

2、半加器和的输出端与输入端的逻辑关系是 。
    A、与非
    B、或非
    C、与或非
    D、异或

3、四位超前进位加法器74LS283提高了工作速度,原因在于 。
    A、各位的进位是依次传递的
    B、它是四位串行进位加法器
    C、内部具有四个全加器
    D、各位的进位是同时形成的

4、下图所示为2个4位二进制数相加的串接全加器逻辑电路图,运算后的COS3S2S1S0结果是 。
    A、11000
    B、11001
    C、10111
    D、10101

5、两个二进制数之间的算术运算无论是加、减、乘、除,目前在数字计算机中都是化为若干步 运算和移位进行的。

6、是构成数字电路中算术运算器的基本单元。

16.2 MSI加法器示例及应用随堂测验

1、用74LS138和与非门实现一个全加器,电路正确的是: 。
    A、
    B、
    C、
    D、

2、设计一个代码转换电路,要求将BCD代码的8421码(DCBA)转换成余3码(Y3Y2Y1Y0),则可实现该功能的电路是 。
    A、
    B、
    C、
    D、

3、试设计一个代码转换电路,将余3码(Y3Y2Y1Y0)转换成8421BCD码(DCBA),则可实现该逻辑功能的电路是: 。
    A、
    B、
    C、
    D、

第17讲 若干常用中规模组合逻辑电路-数值比较器及奇偶校验器

17.1 比较器随堂测验

1、下列叙述错误的是: 。
    A、数值比较器可以比较数字大小
    B、实现两个一位二进制数相加的电路叫全加器
    C、译码器也可以当做数据分配器使用
    D、编码器可分为普通编码器和优先编码器

2、74LS85为四位二进制数据比较器。如果只进行4位数据比较,那么三个级联输入端a<b,a>b,a=b应为: 。
    A、a<b接地,a>b接地,a=b接地
    B、a<b接高电平,a>b接高电平,a=b接高电平
    C、a<b接高电平,a>b接高电平,a=b接地
    D、a<b接地,a>b接地,a=b接高电平

3、在下列器件中,不属于组合逻辑电路的是: 。
    A、数据选择器
    B、移位寄存器
    C、数值比较器
    D、超前进位加法器

4、数值比较器一般仅能比较两个数值是否相等。

5、数值比较器的扩展使用时,如需有较高的运算速度,则需采用 (串行/并行)扩展方式。

17.2 奇偶校验器随堂测验

1、如果采用偶校验方式,下列选项中接收端收到的校验码, 是不正确的。
    A、00100
    B、10100
    C、11011
    D、11110

2、已知字符T的ASCII码值的十进制表示为84D,如果将最高位设置为奇校验位,则字符M的ASCII码值设置奇校验位后,它的二进制表示为 。
    A、01001101
    B、11001101
    C、01101011
    D、10111101

3、当传送十进制数5时,在8421奇校验码的校验位上值应为1。

4、奇偶校验器具有单向单错的检测功能。

5、当传送十进制数7时,在余3BCD偶校验码的校验位上值应为1。

6、数据传输中接收及发送方约定采用偶校验,接收方收到这样一组数据(111001010)2(最后一位为监督码元),则数据是 (正确/错误)的。

第三章 组合逻辑电路-单元测试

1、下列 器件任何时刻只允许有1个有效信号到达输入端。
    A、普通编码器
    B、译码器
    C、序列信号发生器
    D、超前进位加法器

2、8选1数据选择器CT4151芯片构成下图所示电路,则Y(D,C,B,A)= 。
    A、
    B、
    C、
    D、

3、已知用8选1数据选择器74LS151构成的逻辑电路如图所示,则电路实现的逻辑功能是: 。
    A、一个“检1”电路,即输入(DCBA)中包含奇数个‘1’时,输出为‘1’
    B、一个“检1”电路,即输入(DCBA)中包含偶数个‘1’时,输出为‘1’
    C、一个四变量异或电路,即
    D、一个四变量同或电路,Y=A⊙B⊙C⊙D

4、用3线-8线译码器74LS138实现的逻辑电路如下,则该电路实现的逻辑功能是: 。
    A、y=x+3,其中,且x为整数
    B、y=x+1,其中,且x为整数
    C、y=x+4,其中,且x为整数
    D、y=x+5,其中,且x为整数

5、某组合逻辑电路的输入波形A、B、C及输出波形Y1、Y2、Y3、Y4如下图所示, 若用3线-8线译码器74LS138实现该逻辑电路,下列电路中正确的是: 。
    A、
    B、
    C、
    D、

6、8线-3线优先编码器74LS148接通电源后,其选通输出端输出低电平,则其原因可能是:
    A、无有效编码输入
    B、电源有问题
    C、选通输入端没有接地
    D、扩展端没有接高电平

7、下图所示电路输出Y1、Y2的最简与或逻辑函数为:
    A、和C
    B、和A
    C、和AC
    D、

8、已知用8选1数据选择器74LS151构成的逻辑电路如下图所示,则输出F的最简“与或”逻辑函数表达式是: 。
    A、
    B、
    C、
    D、

9、8选1数据选择器CT4151芯片构成下图所示电路,则输出函数Y(D,C,B,A)的表达式正确的是 。
    A、
    B、
    C、
    D、

10、已知用8选1数据选择器74LS151构成的逻辑电路如下图所示,则输出F的最简“与或”式是 。
    A、
    B、
    C、
    D、

11、下列 从功能上说属于一对反操作。
    A、译码器和编码器
    B、数据选择器和数据分配器
    C、译码器和数据选择器
    D、寄存器和移位寄存器

12、下列可以惟一描述一个组合逻辑电路的方式包括 。
    A、卡诺图
    B、真值表
    C、逻辑电路图
    D、波形图
    E、逻辑函数表达式
    F、VHDL

13、下列 属于组合逻辑电路。
    A、译码器
    B、数据分配器
    C、比较器
    D、奇偶校验器
    E、序列信号发生器
    F、扭环形计数器
    G、移位寄存器

14、3线-8译码器74LS138接通电源后,无论地址输入端怎样变化,输出均被封锁在高电平,则其原因可能是:
    A、片选端S1未有效接高电平
    B、片选端未有效接低电平
    C、片选端未有效接地
    D、电源有问题
    E、地线有问题

15、下列 不属于组合逻辑电路。
    A、序列信号发生器
    B、寄存器
    C、环形计数器
    D、译码器
    E、超前进位加法器
    F、优先编码器

16、下列 MSI器件可有效实现组合逻辑函数。
    A、译码器
    B、数据选择器
    C、数据分配器
    D、计数器
    E、奇偶校验器
    F、数值比较器

17、编码器的特点是允许同时输入多个编码信号,且只对其中优先权最高的信号进行编码。

18、数值比较器的级联扩展法结构简单,但运算速度通常比并联扩展方式低。

19、组合逻辑电路在电路结构上只由逻辑门组成,不包含记忆元件,输入和输出之间无反馈,因而其功能特点是入变出即变。

20、有冒险必然存在竞争,有竞争不一定引起冒险。

21、当传送十进制数5时,在余3BCD码奇校验码的校验位上值应为1。

22、一个n线-线译码器即一个1路-路数据分配器。

23、仅由或非门构成的逻辑电路一定是组合电路。

24、8线-3线优先编码器74LS148接通电源后,无论编码输入怎样变化,所有输出均被封锁在高电平,则其原因可能是扩展端没有有效接地。

第18讲 SR锁存器

18.1 触发器概述随堂测验

1、按照电路结构和动作特点,触发器可以分为: 。
    A、SR锁存器
    B、同步(电平)触发器
    C、主从(脉冲)触发器
    D、边沿触发器

2、按照表现出来的逻辑功能,触发器可以分为: 等。
    A、D触发器
    B、JK触发器
    C、静态触发器
    D、T和T’-FF

3、若需存储n位二值信息,则至少需要 个触发器。

4、触发器有 (数字)个稳定状态。

5、能够存储 的基本单元电路称为触发器。

18.2 与非门构成的SR锁存器工作原理随堂测验

1、与非门构成的基本RS触发器,在下列 情况下可复位。
    A、
    B、,初态为0
    C、
    D、

2、已知基本RS触发器的的电压波形,则下列Q、的电压波形正确的是 。
    A、
    B、
    C、
    D、

3、基本RS触发器的特性方程,它的约束条件为 。
    A、
    B、
    C、
    D、

4、与非门构成的基本RS触发器,在下列 情况下处于“1”态。
    A、
    B、,初态为0
    C、
    D、

5、与非门构成的基本RS触发器,当输入时,没有有效的输出信号,所以被定为禁止状态。

18.3 或非门构成的SR锁存器工作原理随堂测验

1、或非门构成的基本RS触发器,在下列 情况处于“0”态。
    A、,初态为1
    B、
    C、
    D、

2、下列触发器中,输入信号直接控制输出状态的是 。
    A、基本RS触发器
    B、同步RS触发器
    C、主从JK触发器
    D、维持阻塞D触发器

3、或非门构成的基本RS触发器,在下列 情况可直接置位。
    A、
    B、
    C、
    D、

4、或非门构成的基本RS触发器的约束条件是

5、或非门构成的基本RS触发器,输入时,触发器处于 态。

第19讲 触发器电路结构及动作特点

19.1 同步(电平)触发器的电路结构及动作特点随堂测验

1、同步JK触发器与同步D触发器的特性方程分别是 。
    A、
    B、
    C、
    D、

2、同步触发器的触发方式是 触发。
    A、边沿
    B、直接置位复位
    C、脉冲
    D、电平

3、当现态时,具备时钟条件后JK触发器的次态为 。
    A、
    B、
    C、
    D、

4、同步触发器产生空翻现象的原因包括: 。
    A、采用主从触发方式
    B、采用边沿触发方式
    C、采用电平触发方式
    D、在触发期间输入信号发生多次改变

5、在时钟脉冲CP信号为高电平期间,因输入信号变化而引起触发器状态变化多于一次的现象,称为 。

19.2 主从(脉冲)触发器的电路结构及动作特点随堂测验

1、下列触发器中,存在一次变化现象的是 。
    A、基本RS触发器
    B、主从JK触发器
    C、主从RS触发器
    D、维持阻塞触发器

2、当输入J=K=1时,JK触发器所具有的功能是 。
    A、置0
    B、置1
    C、保持
    D、翻转

3、使触发器的状态变化分两步完成的触发器结构是 。
    A、主从触发器
    B、边沿触发器
    C、电平触发器
    D、同步触发器

4、若主从结构RS触发器的CP、S、R、各输入的电压波形已知,,触发器初态Q=0,下列Q的输出波形正确的是 。
    A、
    B、
    C、
    D、

19.3 边沿触发器的电路结构及动作特点-双极型随堂测验

1、当集成下边沿D型触发器的异步置0端,异步置1端时,触发器的状态 .
    A、为0
    B、为1
    C、无法确定,与CP有关
    D、无法确定,与D和Qn有关

2、若一边沿JK触发器的原状态为0,欲在CP作用后变为1状态,则激励函数JK的值应是 。
    A、J=1,K=1
    B、J=0,K=×
    C、J=1,K=×
    D、J=×,K=0

3、已知维持阻塞D触发器各输入端的电压波形如图所示,设触发器初态Q=0,下列Q、端对应的电压波形正确的是 。
    A、
    B、
    C、
    D、

4、对于维持阻塞结构的D触发器,当CP=1期间,输入信号D由1跳转到0,则由于,输出状态Q也由1跳转到0。

5、主从触发器的状态变化仅发生在CP的下降沿,在CP的其它期间触发器保持原态不变,所以它也是负边沿触发器。

19.4 边沿触发器的电路结构及动作特点-MOS型随堂测验

1、下图是带使能端的CMOS D触发器逻辑图。则当EN=0时,传输门TG1 ,传输门TG2 ,是Q= 。
    A、截止,导通,D
    B、截止,导通,
    C、导通,截止,D
    D、导通,截止,

2、由CMOS与或非门构成如下电路,则该电路的逻辑功能描述正确的是: 。
    A、SR锁存器,约束条件是:S+R=0
    B、主从RS-FF,约束条件是:SR=0
    C、边沿RS-FF,约束条件是:S+R=0
    D、同步RS-FF,约束条件是:SR=0

3、用CMOS边沿触发器和异或门组成如下电路,则输出Z与CP脉冲的频率之比为: 。
    A、1:1
    B、2:1
    C、3:1
    D、4:1

4、边沿触发器的共同特点是触发器的次态仅取决于CP脉冲信号到达时的逻辑状态。

第20讲 触发器的逻辑功能描述及应用示例

20.1 触发器逻辑功能描述随堂测验

1、具有直接置位端和复位端的触发器,当触发器处于受CP脉冲控制的情况下时,这两端所加的信号为 。
    A、
    B、
    C、
    D、

2、下列JK触发器的状态转换图正确的是:
    A、
    B、
    C、
    D、

3、同一电路结构一般仅可做成同一逻辑功能的触发器。

4、同一逻辑功能的触发器可以用不同的电路结构实现。

5、触发器的功能描述方法有特性表、 和状态转换图三种。

20.2 触发器之间的相互转换随堂测验

1、用JK触发器实现D触发器的功能,下列电路正确的是 。
    A、
    B、
    C、
    D、

2、满足下列哪种条件时,JK触发器能够构成T触发器 。
    A、J=K=1
    B、J=1,K=0
    C、J=K=T
    D、J=K=0

3、当CP无效时,D触发器的状态为 ,当CP有效时,D触发器的次态为
    A、1,D
    B、0,D
    C、
    D、

4、列能够构成T’触发器的是: 。
    A、J=K=1
    B、R=1,S=0
    C、J=K=T
    D、D=

5、在JK、RS、T三种类型触发器中, 触发器功能最强,它包含了另外两种触发器的功能。

20.3 触发器应用示例随堂测验

1、电路如图所示,已知输入信号A和CP的电压波形,设触发器的初始状态均为Q=0,则电路输出端Y、Z电压波形正确的是 。
    A、
    B、
    C、
    D、

2、维持-阻塞上边沿D-FF组成下图所示电路,设电路初态Q1和Q2均为0,为异步复位端。则电路Q1和Q2的输出波形正确的是: 。
    A、
    B、
    C、
    D、

3、用与非门构成的基本RS触发器置1状态时,其输入信号应为 。
    A、
    B、
    C、
    D、

4、下图所示电路的逻辑功能是 。
    A、8进制异步计数器
    B、8进制同步计数器
    C、7进制异步计数器
    D、7进制同步计数器

5、同一种逻辑功能的触发器可以用不同的电路结构实现。反过来说,用同一种电路结构形式可以做成不同逻辑功能的触发器。

第四章 触发器—单元测验

1、当集成维持-阻塞正边沿D型触发器的异步置0、置1端分别为时,触发器的次态 。
    A、为0
    B、与CP和D有关
    C、只与CP正边沿有关
    D、为1
    E、只与D有关

2、将RS-FF转换成T-FF,下列转换最为合理的是:
    A、
    B、
    C、
    D、

3、下列存在约束条件的触发器包括 。
    A、SR锁存器
    B、维持阻塞正边沿RS触发器
    C、主从RS触发器
    D、同步D触发器
    E、主从JK触发器
    F、同步T触发器

4、主从JK型触发器是
    A、在CP下降沿输出信号
    B、在CP上升沿输出信号
    C、在CP=1的稳态下输出信号
    D、输出与CP无关的

5、T触发器特性方程描述正确的是 。
    A、
    B、
    C、
    D、

6、用8级触发器可以记忆 种不同的状态。
    A、256
    B、8
    C、16
    D、128
    E、255

7、已知R、S是2个与非门构成的基本RS触发器的输入端,则约束条件为 。
    A、RS=0
    B、R+S=1
    C、R+S=0
    D、RS=1

8、如下各触发器电路中,第 个电路能实现的功能电路。
    A、2
    B、1
    C、3
    D、4

9、下图中触发器均为边沿触发结构,且初始状态均为0,则电路在一系列CP信号作用下Q1、Q2、Q3端输出电压波形正确的是 。
    A、
    B、
    C、
    D、

10、已知R、S是或非门构成的基本RS触发器的输入端,则约束条件为
    A、RS=0
    B、R+S=1
    C、RS=1
    D、R+S=0

11、若JK触发器的原状态为0,欲在CP作用后仍保持为0状态,则激励函数JK的值应是 。
    A、J=0,K=×
    B、J=1,K=1
    C、J=0,K=0
    D、J=×,K=1

12、下列存在一次变化现象的触发器是 。
    A、主从JK触发器
    B、基本RS触发器
    C、同步D触发器
    D、负边沿JK触发器
    E、主从D触发器

13、在下图所示的主从JK触发器电路中,CP和A的电压波形如图所示,则Q端对应的电压波形正确的是 。(设触发器的初始状态为=0)
    A、
    B、
    C、
    D、

14、下列 触发器有可能发生空翻现象。
    A、同步RS触发器
    B、同步D触发器
    C、同步JK触发器
    D、主从JK触发器
    E、下边沿T触发器

15、下列描述正确的是 。
    A、同步触发器的动作特点是在CP=1(高电平期间)的全部时间内,S、R、D、J、K、T等数据输入端的变化可引起触发器状态发生相应变化,因此常被称为电平触发器。
    B、边沿触发器的动作特点是触发器的输出状态仅仅取决于CP脉冲上边沿或下边沿到来时的S、R、D、J、K、T等输入状态,在此前或之后,输入状态的变化对输出状态均无影响。
    C、基本RS-FF(SR锁存器) 是构成各种高性能触发器的基本单元。
    D、主从类型的触发器一个周期内仅在时钟下降沿有输出,且具有一次变化现象,因而有很强的抗干扰能力。

16、下列电路中, 可以实现
    A、1
    B、2
    C、3
    D、4

17、下图所示是用维持阻塞结构D触发器组成的脉冲分频电路。则下列描述正确的是 。
    A、Y的周期是CP周期的1.5倍
    B、Y是CP的1.5分频
    C、Y的周期是CP周期的1/3
    D、Y是CP的3分频

18、描述触发器逻辑功能的方式包括 。
    A、特性表
    B、特征方程
    C、状态转换图
    D、时序图

19、JK触发器功能很强,辅以简单设计,它就能够实现以下 触发器的逻辑功能。
    A、RS触发器
    B、T触发器
    C、T’触发器
    D、D触发器 

20、主从触发器仅在CP信号下边(降)沿到达时进行输出,因而是一种典型的边沿触发器。

21、基本RS触发器仅由与非门或或非门构成,因而属于组合逻辑电路。

22、因为主从JK触发器具有一次变化现象,因而其具有很强的抗干扰能力。

23、边沿触发器的次态仅取决于CP信号的边沿到达时输入的逻辑状态,而在这时刻之前或以后,输入信号的变化对触发器输出的状态没有影响。

24、凡是结构形式上由两个同步触发器级联而成,且它们的时钟信号CP相位相反的触发器均为主从触发器。

25、触发器逻辑功能的基本特点是可以保存1位二值(0或1)信息。

26、同一种逻辑功能的触发器可以用不同的电路结构实现。反过来说,用同一种电路结构形式可以做成不同逻辑功能的触发器。

第21讲 时序逻辑电路的特点及描述方法

21.1 时序逻辑电路的特点及分类随堂测验

1、下列属于时序逻辑电路的是 。
    A、数据分配器
    B、寄存器
    C、数据选择器
    D、优先编码器

2、如果一个时序逻辑电路无输入信号,其输出仅取决于电路的原态,则此电路为 电路。
    A、Mealy型
    B、Moore型
    C、Mealy型或Moore型
    D、不能确定

3、在下列器件中,不属于时序逻辑电路的是 。
    A、移位寄存器
    B、数据选择器
    C、寄存器
    D、计数器

4、时序逻辑电路与组合逻辑电路的主要区别是 1、3、4 。
    A、时序电路输出与输入之间存在反馈,组合电路则没有
    B、时序电路必包含组合电路
    C、时序电路具有记忆功能,组合电路则没有
    D、时序电路中必含有记忆元件,组合电路则不含记忆元件

5、时序电路中必含有记忆功能的器件。

6、同步时序电路具有统一的时钟CP控制端。

7、时序逻辑电路按照触发器时钟的连接方式不同,可以分为同步时序逻辑电路和( )两大类。

21.2 时序逻辑电路的方程描述随堂测验

1、时序逻辑电路如图1所示,则图1所示电路的状态方程正确的是 。
    A、
    B、
    C、
    D、以上均不正确

2、时序逻辑电路如图1所示,则图1所示电路的驱动方程正确的是 。
    A、
    B、
    C、
    D、

3、时序逻辑电路如图1所示,则图1所示电路的输出方程正确的是 。
    A、
    B、
    C、
    D、以上均不正确

4、时序逻辑电路如图1所示,则该时序逻辑电路是 。 图1
    A、同步时序逻辑电路
    B、异步时序逻辑电路
    C、Mealy型电路
    D、Moore型电路

5、描述时序逻辑电路有三组方程,指的是 、 、 。
    A、驱动方程
    B、数理方程
    C、状态方程
    D、输出方程

21.3 时序逻辑电路的图表描述随堂测验

1、某电路的状态转换表如下所示,则其状态转换图正确的是 。
    A、
    B、
    C、
    D、

2、某同步时序电路及信号输入如下图所示,对应于CLK、X波形的Q1、Q0和Z的工作波形正确的是 。(假设电路的初始状态为00)
    A、
    B、
    C、
    D、

3、描述时序电路逻辑功能的三大图表是 。
    A、状态转换图
    B、状态转换表
    C、逻辑电路图
    D、时序图

第22讲 时序逻辑电路的分析

22.1 同步时序逻辑电路分析随堂测验

1、采用下边沿JK触发器设计同步时序逻辑电路,得到如图所示的输出波形,则下列 的描述是正确的。
    A、共需要4个触发器
    B、驱动方程为:
    C、驱动方程为:
    D、驱动方程为:

2、分析下图所示的同步时序逻辑电路,其电路功能为 。
    A、具有自启动能力的七进制计数器
    B、不具有自启动能力的七进制计数器
    C、不具有自启动能力的六进制计数器
    D、具有自启动能力的八进制计数器

3、分析下图所示的同步时序逻辑电路,其电路功能描述正确的是 。
    A、当A=0时,该时序逻辑电路为同步四进制加法计数器; 当A=1时,该时序逻辑电路为同步四进制减法计数器。
    B、当A=0时,该时序逻辑电路为同步四进制减法计数器; 当A=1时,该时序逻辑电路为同步四进制加法计数器。
    C、该时序逻辑电路为同步四进制减法计数器,与A无关
    D、该时序逻辑电路为同步四进制加法计数器,与A无关

4、下图所示的同步时序逻辑电路,其状态转换图描述正确的是:
    A、
    B、
    C、
    D、

5、同步时序电路分析的“核心”步骤是借助触发器的新状态(次态)表达式列出时序电路的( )或画出状态转换图。

22.2 异步时序逻辑电路分析随堂测验

1、由JK触发器构成的计数器电路如图所示,则对该电路进制及自启动能力描述正确的是: 。
    A、不具有自启动能力的六进制计数器
    B、具有自启动能力的六进制计数器
    C、具有自启动能力的五进制计数器
    D、不具有自启动能力的七进制计数器

2、下图所示时序逻辑电路的逻辑功能为:
    A、异步六进制减法计数器
    B、异步四进制加法计数器
    C、同步四进制加法计数器
    D、异步二进制减法计数器

3、下列有关异步时序逻辑电路的特点说法正确的是:
    A、异步时序逻辑电路所有触发器的CP端并不是统一动作
    B、电路中有时钟信号的触发器才需要用特性方程计算次态
    C、电路中没有时钟信号的触发器将保持原来的状态不变
    D、异步时序逻辑电路较易产生竞争-冒险现象

4、所有触发器的CP端并没有完全连接在一起的时序逻辑电路是异步时序逻辑电路。

第23讲 时序逻辑电路的设计

23.1 同步时序逻辑电路的设计方法及实例随堂测验

1、下列原始状态表的最简状态表正确的是 。
    A、
    B、
    C、
    D、

2、下表所示原始状态表中的等价状态包括: 。
    A、(B,G)
    B、(C,E)
    C、(C,F)
    D、(D,E)

3、时序逻辑电路设计的最简原则包括: 。
    A、所用器件的数目最少
    B、连线最少
    C、体积最小
    D、所用器件的种类最少

4、在设计稳定性和工作频率要求较高的中大规模时序系统时一般采用同步时序电路来设计。

5、设计模值为61的二进制计数器至少需要( )级触发器。

6、设计模值为81的十进制计数器至少需要( )级触发器。

23.2 异步时序逻辑电路的设计方法及实例随堂测验

1、下列有关异步时序逻辑电路的特点说法错误的是:
    A、其工作频率范围相对较窄,即工作频率不宜过高
    B、不容易产生竞争-冒险
    C、其设计步骤与同步时序逻辑电路设计步骤完全相同
    D、所设计的电路一般较同步时序逻辑电路复杂。

2、异步时序逻辑电路的设计时选择时钟CP的原则是在确保触发器翻转所需要的前提下,尽可能取脉冲数量少的作为触发的脉冲信号。

3、在异步时序逻辑电路的设计中,选定触发器类型之后,还要为每个触发器选定( )。

23.3 时序逻辑电路的自启动设计随堂测验

1、由D触发器构成的3位扭环型计数器电路如图所示,电路不能自启动,合理修改反馈逻辑,则下列电路图能使电路自启动的是 。
    A、
    B、
    C、
    D、

2、下列状态方程的时序逻辑电路,可以自启动。

3、当所设计电路无法自启动时,可通过设置触发器的直接置位、复位端来直接为电路设置有效的初态。

第24讲 常见时序逻辑电路——计数器

24.1 计数器概述随堂测验

1、由8级触发器构成的二进制计数器和十进制计数器最大模值分别为 。
    A、8,8
    B、256,256
    C、256,100
    D、256,128

2、设计模值为89的十进制计数器至少需要 级触发器。
    A、8
    B、7
    C、6
    D、5

3、对一5位同步二进制加法计数器,说法错误的是 。
    A、其计数容量为32
    B、其模为32
    C、其最高位可得32分频
    D、该计数器易产生竞争-冒险现象

4、计数器所能记忆的最大脉冲个数称作该计数器的 。

5、一个4位二进制加法计数器,对输入脉冲计数,设计数器的初始状态为0,则输入7个脉冲后,计数器的状态是( )。

24.2 异步计数器工作原理分析随堂测验

1、用T’触发器构成异步二进制加/减法计数器的各级时钟选取规则描述正确的是 。
    A、若为下边沿T’触发器,将前级电路的输出做本级的时钟信号,则可构成异步二进制加法计数器
    B、若为上边沿T’触发器,将前级电路的输出做本级的时钟信号,则可构成异步二进制减法计数器
    C、若为下边沿T’触发器,将前级电路的输出Q做本级的时钟信号,则可构成异步二进制加法计数器
    D、若为上边沿T’触发器,将前级电路的输出Q做本级的时钟信号,则可构成异步二进制加法计数器

2、考虑到触发器的触发特性,用 构成异步二进制加法计数器应最简单。
    A、T’触发器
    B、T触发器
    C、D触发器
    D、JK触发器

3、异步计数器的优点为: 。
    A、速度快
    B、电路结构简单
    C、无竞争-冒险现象
    D、工作频率高

4、在一个N位计数器中,各触发器的时钟信号到达有先有后,这种触发器称为 。
    A、同步计数器
    B、异步计数器
    C、时空计数器
    D、移位寄存计数器

5、计数器即分频器,二者没有区别。

24.3 同步计数器工作原理分析随堂测验

1、用T触发器设计N位同步二进制减法计数器电路,则第i(N-1≥i≥1)位触发器的驱动方程Ti构成表达式正确的是: .
    A、
    B、
    C、
    D、

2、用T触发器设计N位同步二进制加法计数器电路,则第i(N-1≥i≥1)位触发器的驱动方程Ti构成表达式正确的是:
    A、
    B、
    C、
    D、

3、同步计数器的优点包括: 。
    A、速度快
    B、电路结构简单
    C、无竞争-冒险现象
    D、工作频率高

4、设计同功能的计数器电路,同步时序电路与异步时序电路相比结构相对复杂。

5、用T及T’触发器均可构成同步计数器,但 触发器更为方便。

24.4 MSI集成计数器示例及其应用随堂测验

1、下图所示电路,是 进制计数器。若将图中与非门G的输出改接至Cr端,而令LD=1,电路变为 进制。
    A、7,8
    B、6,7
    C、7,6
    D、7,7

2、用4位二进制同步加法计数器74161构成的计数器电路如图所示,则对该计数器应用电路功能描述正确的是: 。
    A、余3码编码的十进制加法计数器
    B、循环码编码的九进制加法计数器
    C、8421-BCD码编码的十进制加法计数器
    D、格雷码编码的4位二进制加法计数器

3、计数器的异步清零功能是指 。
    A、清零信号在时钟上升沿到来时方有效
    B、清零信号独立于时钟
    C、清零信号在时钟下降沿到来时方有效
    D、清零信号在时钟为高电平时方有效

4、下图所示电路是 进制计数器。
    A、59
    B、60
    C、61
    D、30

5、下图 可以构成8进制计数器。
    A、
    B、
    C、
    D、

24.5 基于MSI计数器的任意进制计数器设计随堂测验

1、下图所示电路是一个模 (填数字)的计数器。

2、下图所示电路是一个 分频(填数字)的分频器。

3、下图为两片74LS161构成的 (填数字)进制计数器。

4、下图所示电路是一个 (填数字)进制的计数器。

5、采用多片MSI芯片连接起来,构成任意进制计数器时,可采用的进位方式包括并行进位和( )进位两种。

第25讲 常见时序逻辑电路——寄存器和移位寄存器

25.1 寄存器工作原理分析随堂测验

1、下图所示的工作于双拍工作方式的寄存器,清零脉冲与接收指令脉冲有效的先后顺序为:
    A、同时有效
    B、清零脉冲先有效,无效后接收指令脉冲有效
    C、接收指令脉冲先有效,无效后清零脉冲生效
    D、无先后顺序

2、电平式、边沿式的触发器均可构成寄存器。

3、双拍工作方式的寄存器由于电路简单,所以电路工作速度较快。

25.2 移位寄存器工作原理分析随堂测验

1、下图所示的移位寄存器,若=1010,而在4个CP内输入的代码依次为0011,则4个脉冲后,串出端依次输出的数值为: .
    A、1010
    B、0101
    C、0011
    D、1100

2、下图所示的双向移位寄存器,控制端为S1S0,当取 时,该移位寄存器工作在右移移位模式。
    A、00
    B、01
    C、10
    D、11

3、下图所示的移位寄存器,若=1010,而在4个CP内输入的代码依次为0011,则4个脉冲后,串出端依次输出的数值为: .
    A、1010
    B、0101
    C、0011
    D、1100

4、移位寄存器除了可以寄存代码,还可实现数据的串行-并行转换,但不能用于数值运算和处理。

25.3 MSI移位寄存器及其应用随堂测验

1、图1中,在上述的工作模式下,最先4个脉冲数据输出端口输出的数值依次是:
    A、0101
    B、1101
    C、1010
    D、1011

2、利用74194构成的移位寄存器如图1所示。在图示的工作模式下,数据输出的端口是: 图1
    A、.Q0
    B、Q1
    C、Q2
    D、Q3

3、由移位寄存器74LS194和3-8线译码器组成的时序电路如图所示,则电路中Z的输出序列是: 。
    A、110100
    B、010101
    C、101001
    D、010011

4、当74194处于右移工作模式时,为使其工作稳定,左串入端口必须接地。

5、MSI移位寄存器按移位方向分类分为:左移、右移、 。

25.4 移位寄存器型计数器设计随堂测验

1、由移位寄存器74LS194和3-8线译码器组成的时序电路如图所示,则该电路的逻辑功能描述正确的是: 。
    A、5进制计数器,状态转换顺序为(Q1Q2Q3):110->101->010->100->011->110
    B、6进制计数器,状态转换顺序为(Q1Q2Q3):110->101->010->100->001->011->110
    C、7进制计数器,状态转换顺序为(Q1Q2Q3):110->101->010->100->001->000->011->110
    D、8,进制计数器,状态转换顺序为(Q1Q2Q3):110->101->010->100->001->000->011->111->110

2、N个触发器构成的环形计数器的有效状态数(即模)为:
    A、N
    B、2N
    C、
    D、

3、若要构建模24的移位寄存器型计数器,最少需要 片74194级联。
    A、2
    B、3
    C、4
    D、5

4、N个触发器构成的扭环形计数器的无效状态数为:
    A、N
    B、2N
    C、
    D、

5、下图是一个移位寄存器型计数器,则其模和自启动能力描述正确的是: 。
    A、5,能自启动
    B、6,能自启动
    C、7,不能自启动
    D、8,不能自启动

第26讲 其它常见时序逻辑电路及竞争-冒险现象

26.1 顺序脉冲发生器随堂测验

1、某时序逻辑电路如图所示,则该电路的逻辑功能描述正确的是:
    A、此电路为“计数器+译码器”结构的7相顺序脉冲发生器,F始终输出低电平。
    B、此电路为7进制的计数器,F始终输出高电平。
    C、此电路为“计数器+译码器”结构的6相顺序脉冲发生器,F始终输出高电平。
    D、此电路为6进制的计数器,F始终输出低电平。

2、下图所示为计数器+译码器实现的顺序脉冲发生器,输出端输出的脉冲形式为(假设CP为方波):
    A、一个CP周期宽度的负脉冲
    B、半个CP周期宽度的负脉冲
    C、一个CP周期宽度的正脉冲
    D、半个CP周期宽度的正脉冲

3、工作在任一模式下的环形计数器均可以构成顺序脉冲发生器。

4、利用N位环形计数器可以构成N相节拍脉冲发生器。

26.2 序列信号发生器随堂测验

1、序列信号发生器的电路如图所示,其输出端产生的序列信号为:
    A、1100011011
    B、1110110101
    C、10001101
    D、1010110111

2、利用一片74LS161,一片74LS151及必要的门电路,可以循环产生16位的序列信号。

3、利用包含3个触发器的移位寄存器及必要的反馈电路,可以产生任意8位的序列信号。

26.3 时序逻辑电路中的竞争-冒险现象随堂测验

1、下列电路易产生竞争-冒险现象的有:
    A、n位异步二进制加法计数器
    B、m位同步二进制减法计数器
    C、n位扭环形计数器
    D、异步十进制减法计数器

2、当用异步计数器+译码器方式设计顺序脉冲发生器时,下面 方法可以避免发生竞争-冒险现象。
    A、在各输出端接入滤波电容
    B、恰当引入选通脉冲
    C、选用同进制的同步计数器
    D、选用同进制的扭环形计数器

3、时序逻辑电路中的竞争-冒险现象均发生在存储电路部分。

4、若需设计工作稳定的时序逻辑电路一般采用同步设计的方式。

5、一般而言同步时序逻辑电路不易发生竞争冒险现象的。

6、一般用边沿触发器构成的时序逻辑电路不易发生竞争冒险现象的。

7、若需设计的时序逻辑电路工作频率很高,一般采用异步设计的方式。

第五章 时序逻辑电路-单元测验

1、同步计数器是指 的计数器 。
    A、各触发器时钟端连在一起,统一由系统时钟控制
    B、由同类触发器构成
    C、可用前级的输出做后级触发器的时钟
    D、可用后级的输出做前级触发器的时钟

2、下图为74LS161和7485组成的计数分频电路,则该计数器的模值为 。
    A、6
    B、5
    C、7
    D、8

3、下图所示电路的逻辑功能描述正确的是 (设各触发器初态为0)。
    A、8相顺序脉冲产生器,不易产生竞争-冒险现象。
    B、8相顺序脉冲产生器,且易产生竞争-冒险现象。
    C、16相节拍脉冲产生器,不易产生竞争-冒险现象。
    D、16相节拍脉冲产生器,且易产生竞争-冒险现象。

4、下图所示电路的逻辑功能描述正确的是 (设各触发器初态为0)。
    A、每来5个时钟脉冲L亮一次,即模5计数器电路,且有自启动能力。
    B、每来4个时钟脉冲L亮一次,即模4计数器电路,且有自启动能力。
    C、每来6个时钟脉冲L亮一次,即模6计数器电路,但无法自启动。
    D、每来7个时钟脉冲L亮一次,即模7计数器电路,但无法自启动。

5、由10级触发器构成的二进制计数器,其最大模值为 。
    A、1024
    B、10
    C、20
    D、1000

6、可以用来实现并/串转换和串/并转换的器件是 。
    A、移位寄存器
    B、计数器
    C、存储器
    D、全加器

7、下图所示电路的逻辑功能描述正确的是 (设各触发器初态为0)。
    A、该电路是一个六进制循环码计数器,可以自启动。
    B、该电路是一个五进制格雷码计数器,不可自启动。
    C、该电路是一个七进制循环码计数器,不可自启动。
    D、该电路是一个八进制格雷码计数器,可以自启动。

8、由3级触发器构成的环形和扭环形计数器的计数模值依次为 。
    A、3和6
    B、8和8
    C、6和3
    D、6和8

9、已知Q3Q2Q1Q0为同步十进制计数器的触发器输出,若以Q3做进位,则其周期和正脉冲宽度是 。
    A、10个CP脉冲,正脉冲宽度为2个CP周期
    B、10个CP脉冲,正脉冲宽度为1个CP周期
    C、16个CP脉冲,正脉冲宽度为4个CP周期
    D、16个CP脉冲,正脉冲宽度为8个CP周期

10、异步计数器设计时,比同步计数器设计多增加的设计步骤是 。
    A、求时钟方程
    B、画原始状态转换图
    C、进行状态编码
    D、求驱动方程

11、构成模值为256的二进制计数器,需要 级触发器 。
    A、8
    B、2
    C、128
    D、256

12、所谓分频,即把脉冲串的频率由高分低,使输出信号的频率比输入信号的频率低。

13、时序逻辑电路由组合逻辑电路和存储电路两部分组成,且二者均必不可少。

14、对固定频率信号而言,N进制的计数器即N分频器。

15、一般地说,模值相同的同步计数器比异步计数器的结构简单,工作速度快。

16、时序逻辑电路存储电路部分产生的竞争——冒险现象一般认为总是发生在 (同步/异步)时序逻辑电路部分。

17、可以用来暂时存放数据的器件叫 。

18、通过级联方法,把三片4位二进制计数器74LS161连接成为多位二进制计数器后,其最大模值是 。

19、是用来产生一组按照事先规定的顺序脉冲的电路 。

20、用中规模十进制加法计数器74LS160和八选一数据选择器74LS151构成如图所示电路,则经过10个CP后,输出F= 。

21、在设计时序电路时,对原始状态表中的状态化简,其目的是 。

22、一个五位二进制加法计数器,由00000状态开始,经过169个输入脉冲后,此计数器的状态为 。

23、由2片T4161(四位同步二进制加法计数器)组成的同步计数器如图所示,则当CP的频率为20KHz时,Y的频率为 Hz。

24、用十进制加法计数器芯片74LS160构成如图所示电路,则其模值为 。

25、某寄存器由D触发器构成,有4位代码要存储,此寄存器至少须有 个触发器 。

26、由8级触发器构成的十进制计数器的最大模值为 。

27、用4位同步二进制加法计数器74LS161构成如图所示电路,其模为 。

28、用二-五-十进制异步计数器74290构成如图所示电路,其模为 。

第27讲 半导体存储器及可编程逻辑器件概述

27.1 半导体存储概述随堂测验

1、ROM电路结构简单,断电后数据不会丢失。

2、日常生活中用于存储数据的设备如U盘、光盘、移动硬盘等都属于半导体存储器。

3、半导体存储器是一种能存储大量二值信息或信号的半导体器件,其存储结构与寄存器结构基本相同。

4、衡量存储器性能的重要指标为:存储容量和 。

5、按照存取功能,半导体存储器可分为只读存储器(ROM)和 。

6、按照制造工艺,半导体存储器可分为:双极型和 。

27.2 可编程逻辑器件概述随堂测验

1、下面发展历程正确的是:
    A、PAL àPROMàEPLD à CPLDàFPGAàSoC
    B、EPROMàEPLD àPAL àCPLDàFPGAàSoC
    C、PROMàPALàGALàEPLDà FPGA àSoC
    D、PROM àPLA àCPLD àFPGA àEPLD àSoC

2、与阵列和或阵列均可编程的器件是:
    A、PAL
    B、PLA
    C、PROM
    D、GAL

3、PLD中阵列交叉点上的连接方式包括:
    A、与连接
    B、硬线连接
    C、可编程连接
    D、断开连接

4、FPGA中可编程互联网络(IP)的连接方式包括:
    A、长线连接
    B、短线连接
    C、通用互联方式
    D、直接互联方式

5、PLD的基本结构包括:
    A、输入缓冲电路
    B、输出缓冲电路
    C、或阵列
    D、与阵列

6、FPGA同CPLD一样都是以“与-或”阵列结构为主。

7、GAL最先采用了可编程输出逻辑宏单元(OLMC)。

8、“与阵列”和“或阵列”是PLD器件的主体,能够有效地实现 形式的布尔逻辑函数。

9、用于PLD编程的开发系统包括硬件和 两部分。

第28讲 只读存取存储器(ROM)

28.1 ROM的电路结构及其特点随堂测验

1、下图所示的可编程ROM器件,芯片上有一个玻璃窗口,则该器件属于:
    A、PROM
    B、UVEPROM
    C、EEPROM
    D、Flash Memory

2、一个12位地址码,8位输出的ROM,其存储矩阵的容量是
    A、4K
    B、8K
    C、16K
    D、32K

3、可编程只读存储器(PROM)可根据需要进行多次编程。

4、ROM不仅可用作只读存储器,也可用作函数发生器。

5、Flash Memory 是一种电可擦除的可编程ROM,且其存储单元为单管结构,因而集成度可以做得很高。

6、若某ROM存储器的字线数为M,位线数为N,则存储容量为

7、可擦除PROM根据擦除方式不同,可分为UVEPROM和 等。

28.2 ROM的应用随堂测验

1、下图所示的存储设备属于:
    A、PROM
    B、UVEPROM
    C、掩膜ROM
    D、Flash Memory

2、下图所示的电路,则Y的逻辑表达式为:
    A、
    B、
    C、
    D、

3、ROM主要用来存储大量二值数据,也可用其实现简单的逻辑函数。

4、用1024×1的RAM构成4096×4位的RAM,需要外加 位地址译码以完成寻址操作。

5、用具有n位输入地址、m位数据输出的ROM可以获得一组最多 个任何形式的 n变量组合逻辑函数。

第29讲 随机存取存储器(RAM)

29.1 RAM的电路结构及其特点随堂测验

1、计算机的内存条属于:
    A、PROM
    B、SRAM
    C、DRAM
    D、Flash Memory

2、下列 半导体存储器具有数据易失性。
    A、闪存
    B、PROM
    C、EEPROM
    D、SRAM

3、下列 半导体存储器需设置灵敏恢复/读出放大器,以放大读出信号,并通过刷新恢复存储信号。
    A、闪存
    B、DRAM
    C、EEPROM
    D、SRAM

4、相对于动态RAM,静态RAM在高集成度、容量方面更有优势。

5、DRAM具有数据易失性,断电即丢失,工作时需不断刷新。

6、SRAM 的基本特点是可随时快速读写,断电后数据不丢失。

29.2 存储器容量的扩展随堂测验

1、为构成4096×8 位的RAM,需要 片 1024×1 的RAM,并且需要 位地址译码以完成寻址操作,即需增加 位地址输入端。
    A、4,12,2
    B、4,15,4
    C、32,12,2
    D、32,15,4

2、已知SRAM2112(256×4)组成的扩展电路如下图所示,该电路的内存内存范围为:
    A、400H~4FFH
    B、200H~2FFH
    C、800H~8FFH
    D、6FFH~6FFH

3、存储容量为8K×8位的ROM存储器,其地址线为 条。
    A、10
    B、13
    C、14
    D、15

4、将一个12 位地址码、4 位输出的ROM容量扩展为4K×8,则需对其进行 扩展。

5、为构成4096×4位的RAM,需要 片1024×1的RAM。

6、RAM的扩展有字扩展 、位扩展 、 三种方式。

第30讲 可编程逻辑器件

30.1 典型可编程逻辑器件的电路结构及其特点随堂测验

1、FPLA电路结构如下图所示,当OE’=0,则Y1=
    A、
    B、A+B
    C、AB
    D、

2、最先采用OLMC (输出逻辑宏单元) 的器件是 。
    A、CPLD
    B、EPLD
    C、GAL
    D、PAL

3、在可编程逻辑器件PLD中下图所示表示 连接。
    A、硬
    B、可编程
    C、断开
    D、软

4、与FPGA相比,下列关于CPLD特点描述正确的是 。
    A、功耗低
    B、速度慢
    C、延时可预测
    D、保密性差

5、FPGA中的可编程单元包括 。
    A、输入/输出模块(IOB)
    B、可编程逻辑模块(CLB)
    C、互联资源(IR)
    D、SRAM

6、FPGA与CPLD的性能对比,说法正确的是:
    A、与CPLD相比,FPGA的CLB阵列结构克服了CPLD等PLD中那种固定“与-或”阵列的结构的局限性,在组成复杂、特殊数字系统时设计更加灵活。
    B、FPGA加大了可编程I/O端的数目,使得各引脚信号的安排更加方便和合理。
    C、FPGA中信号传输的延迟时间确定,因而提高了器件的工作速度。
    D、FPGA的编程数据是存储在一个SRAM中的,因而断电后数据即丢失,通常需配备保存编程数据的EPROM,使用不方便,同时没有CPLD中设置的加密编程单元,因而也不便于保密。

7、FPGA与CPLD的传输延时都可以预测,只是FPGA需要配备保存编程数据的EPROM。

8、FPGA与CPLD的主体结构均以“与阵列”、“或阵列”为主。

9、在PROM、PLA和PAL中,与阵列固定、或阵列可编程的器件是 。

10、GAL克服了PAL不可改写的缺陷,输出端设置了可编程的 ,通过编程可将其设置成不同的工作状态。

30.2 可编程逻辑器件的开发流程随堂测验

1、PLD开发系统向 中下载数据无需使用编程器。
    A、FPGA
    B、ispPLD
    C、CPLD
    D、EPLD

2、Quartus II开发系统属于下面哪个知名PLD公司:
    A、Lattice 公司
    B、Xilinx公司
    C、Altera公司
    D、Cadence公司

3、目前知名PLD公司的开发系统软件都支持原理图、硬件描述语言(HDL)等输入方式。

4、目前PLD的开发一般采用自顶向下的模式。

5、PLD 开发系统包括 和硬件两部分。

6、PLD开发系统的硬件部分包括计算机和 。

第31讲 施密特触发器

31.1 施密特触发器的特点及参数随堂测验

1、施密特触发器属于电平触发型电路,即依靠输入信号的电压幅度来触发或维持电路状态。

2、施密特触发反相器是一个具有 特性的反相器。

3、施密特触发器的正向阈值电平与负向阈值电平之差称为 ,用ΔVT表示。

4、施密特触发器的特点是:输入信号幅值增大时的阈值电平和输入信号幅值减小时的阈值电平 (相同/不同)。

5、施密特触发器是 稳态时序电路。

31.2 施密特触发器电路结构及原理分析随堂测验

1、由门电路构成的施密特触发器如图所示,若需改变其回差电压,则下列描述正确的是 。
    A、增大R1,使R1>R2
    B、减小R2,使R2<R1
    C、改变R1与R2的比值,且R1<R2
    D、以上方法均不正确

2、已知输入信号VI,将其通过一个施密特反相器之后,对应的输出电压VO波形正确的是:
    A、
    B、
    C、
    D、

3、下列有关施密特触发器的特点,描述正确的是:
    A、有两个稳态,并可自发地由一个稳态进入另一个稳态
    B、依靠输入信号的电压幅度来触发或维持电路状态
    C、两个稳态的相互转换电平不等,即有回差
    D、广泛用于波形变换、脉冲整形及鉴频等

4、施密特触发器通过电路内部的 过程可使输出电压的波形边沿变得陡峭。

31.3 施密特触发器的应用随堂测验

1、施密特触发器主要应用于 。
    A、延时与定时
    B、脉冲波形的整形
    C、信号发生器
    D、产生正弦波

2、滞回特性是 的基本特性?
    A、施密特触发器
    B、T’触发器
    C、JK触发器
    D、多谐振荡器

3、施密特触发器可以应用于以下 ?
    A、波形变换
    B、脉冲鉴幅
    C、构成单稳态触发器
    D、构成多谐振荡器

4、利用施密特触发器可以把正弦波、三角波等波形变换成矩形波。

第32讲 单稳态触发器

32.1 微分型单稳态触发器随堂测验

1、下图所示单稳态触发器电路中,要改变输出信号VO的脉冲宽度,可以通过调节 来实现。
    A、Rd
    B、Cd
    C、R、C
    D、VDD

2、某电路的输入波形UI和输出波形UO如下图所示,则该电路有可能是 。
    A、施密特触发器
    B、反相器
    C、单稳态触发器
    D、多谐振荡器

3、微分型单稳态触发器一般是窄脉冲触发,且转换过程中伴有负反馈。

4、单稳态触发器的两个状态分别是稳态和 。

32.2 积分型单稳态触发器随堂测验

1、下图所示的积分型单稳态触发器,其输出脉冲宽度tw与下列 因素有关?
    A、R
    B、C
    C、门电路的阈值电压VTH
    D、门电路的输出电压VOH、VOL

2、相比于微分型单稳态触发器来说,积分型单稳态触发器的抗干扰能力更强。

3、积分型单稳态触发器与微分型单稳态触发器在转换过程中都伴有正反馈。

4、积分型和微分型单稳态触发器触发脉冲的宽度大于输出脉冲宽度时均能正常工作。

5、积分型单稳态触发器必须满足触发脉冲宽度 输出脉冲宽度,才能正常工作。

32.3 集成单稳态触发器及应用示例随堂测验

1、单稳态触发器主要用于
    A、定时
    B、延时
    C、波形整形
    D、鉴幅

2、下列有关单稳态触发器的特点,描述正确的是:
    A、仅有一个稳态,并可自发离开稳态而形成一个暂稳态
    B、微分型单稳态触发器为窄脉冲触发,在暂稳态维持时间的长短主要取决于RC电路参数
    C、积分型单稳态触发器在暂稳态维持时间的长短主要取决于触发信号的宽度
    D、被广泛应用于脉冲整形、定时、延时等。

3、在外接脉冲作用下,单稳态触发器可以由稳态翻转到 态。

4、集成单稳态触发器可以分为非重复触发单稳态触发器和 触发单稳态触发器。

第33讲 多谐振荡器

33.1 用施密特触发器构成的多谐振荡器随堂测验

1、由施密特触发器构成的多谐振荡器如图1所示,则该电路的输出矩形波的占空比q描述正确的是: 。
    A、固定,与R1、R2、C等参数无关,且>50%
    B、固定,与R1、R2、C等参数无关,且<50%
    C、可调,与R1、R2、VT+、VT-等参数有关
    D、可调,仅与R1参数有关

2、由施密特触发器构成的多谐振荡器如图1所示,则该电路的输出矩形波的周期为: 。 图1
    A、
    B、
    C、
    D、

3、通过调节电阻R和电容C的大小,可以调节施密特触发器构成的多谐振荡器的振荡周期。

4、通过调节电阻R和电容C的大小,可以调节施密特触发器构成的多谐振荡器输出信号的占空比。

5、多谐振荡器是一种 稳态触发电路。

33.2 对称式多谐振荡器随堂测验

1、对称式多谐振荡器电路如图1所示,则正常工作时对反相器G1、G2工作状态描述正确的是: 。 图1
    A、G1工作在饱和区,G2工作在放大状态
    B、G1工作在放大状态,G2工作在饱和区
    C、G1、 G2均工作在放大状态
    D、G1、 G2均工作在饱和区

2、对称式多谐振荡器电路如图1所示,如若需改变电路的振荡周期,则可以通过改变 的值来实现。
    A、RF1
    B、RF2
    C、C1
    D、C2

3、对称式多谐振荡器电路如图1所示,其中RF1=RF2=RF,C1=C2=C,则若需使反相器G1、G2的静态工作点P位于其电压传输特性的转折区或放大区,则可调节 的大小。

33.3 石英晶体多谐振荡器随堂测验

1、石英晶体对称式多谐振荡器的输出脉冲频率取决于
    A、电路RC参数大小
    B、组成振荡器的门电路的平均传输时间
    C、晶体的固有频率
    D、晶体的固有频率和RC参数值

2、某石英晶体多谐振荡器的输出频率为fout,则其固有频率f0=
    A、
    B、
    C、
    D、与无关

3、下图所示电路,输出信号VO的频率是: 。
    A、RFCln2
    B、RFCln3
    C、2RFCln2
    D、f0

4、石英晶体的固有谐振频率由石英晶体的 和外形尺寸所决定。

33.4 环形振荡器随堂测验

1、环形振荡器是将n个反相器首尾相接构成的。

2、环形振荡器利用 产生振荡。

3、由5个完全一样的反相器首尾相连接成环形振荡器电路,现测得输出信号的重复频率为10MHz,则每个反相器的平均传输延迟时间为 ns?

第34讲 555时基电路及其应用

34.1 555时基电路的结构与功能随堂测验

1、555电路芯片5G7556是一个 。
    A、双极型单定时器
    B、CMOS型单定时器
    C、双极型双定时器
    D、CMOS型双定时器

2、555电路的命名是由三个5千欧的电阻得来,因此555电路内部的分压电阻一定都是5千欧。

3、CA555电路的输入信号可以是数字信号,也可以是模拟信号。

4、在负载重、要求驱动电流大、电压高的场合宜选用 (CMOS/双极型)555。

5、在要求定时长、功耗小、负载轻的场合宜选用 (CMOS/双极型)555。

34.2 用555时基电路构成施密特触发器随堂测验

1、用555电路构成施密特触发器,若8脚接电源电压VCC,5脚接外接电压VC,则该施密特触发器的回差电压是 。
    A、1/2VC
    B、VC
    C、2/3VCC
    D、1/3VCC

2、下图所示555芯片所构成的电路是: 。
    A、单稳态触发器
    B、多谐振荡器
    C、施密特触发器
    D、计数器

3、用555电路构成施密特触发器,若8脚接电源电压VCC,5脚接外接电压VC,则该施密特触发器的上下门限电压分别是2/3VCC和1/3VCC。

34.3 用555时基电路构成单稳态触发器随堂测验

1、下图所示555芯片所构成的电路是 电路。
    A、多谐振荡器
    B、环形振荡器
    C、单稳态触发器
    D、施密特触发器

2、由555电路构成的单稳态触发器中,若,则电路输出信号的脉宽为 ms。(小数点后保留2位有效数字)

3、由555定时器构成的单稳态触发器,若已知电阻R=500KΩ,电容C=10μF,则该单稳态触发器的脉冲宽度tw≈ s。(小数点后保留1位有效数字)

4、由555电路构成单稳态触发器时,需外接一个由电阻R和电容C构成的 网络。

34.4 用555时基电路构成多谐振荡器随堂测验

1、图1所示用555芯片构成的电路是 电路。 图1
    A、单稳态触发器
    B、多谐振荡器
    C、环形振荡器
    D、施密特触发器

2、要改变图1所示电路输出信号VO的占空比,可调节参数 。
    A、电阻R1、R2以及电容C
    B、电阻R1、R2
    C、电容C
    D、电源电压及电容C

3、在图1所示电路中,若,,,则电路输出信号的振荡频率是 kHz。
    A、1.79
    B、5.54
    C、1.52
    D、0.56

第35讲 数模转换器

35.1 DA转换的基本原理随堂测验

1、目前常见的DAC类型包括 。
    A、权电阻网络DAC
    B、T型电阻网络DAC
    C、权电流网络DAC
    D、开关树型DAC

2、下列 属于一般数模转换器的基本组成部分。
    A、电阻编码网络
    B、模拟开关
    C、基准电压源
    D、求和运算放大器

3、DAC的基本原理是用电阻网络将数字量按每位数码的权值转换成相应的模拟信号,然后用运算放大器将这些模拟量相加就完成了数/模转换。

4、数模转换器的英文简称是 。

35.2 权电阻网络DAC随堂测验

1、1个8位DAC的最小输出电压增量为0.1V,当输入代码为11011000时,输出电压V为 伏。
    A、21.6
    B、20.6
    C、8.5
    D、25.5

2、1个8权电阻网络DAC中最高数字位d7对应的权电阻为R,则第5位权电阻d5对应的权电阻为 。
    A、R
    B、32R
    C、4R
    D、128R

3、权电阻网络D/A转换器的优点是各个电阻的阻值相差很小,缺点是电阻原件数很多。

4、8位二进制权电阻DAC,其权电阻分别为R、2R、4R、…、256R。

5、权电阻网络D/A转换器中运算放大器的作用是做求和运算,工作在线性区。

35.3 倒T型电阻网络DAC随堂测验

1、10位倒T型电阻网络DAC的电阻网络的电阻取值有 种。
    A、1
    B、2
    C、10
    D、1024

2、T型和倒T型电阻解码网络DAC的缺点是电阻网络复杂,且电阻种类较多,阻值相差较大。

3、T型和倒T型电阻解码网络DAC的优点是只有两种电阻值R和2R,可更好地克服权电阻网络DAC中电阻阻值相差太大的缺点,有利于生产制造。

4、倒T型电阻网络DAC中,数字0支路上没有电流流过,数字1支路上有电流流过。

5、已知8bitD/A转换器的最大输出电压是9.945V,当输入代码为10111001时,输出的电压为 V。

35.4 权电流型DAC随堂测验

1、权电流DAC通常具有比权电阻网络DAC和倒T形电阻网络DAC更高的转换精度。

2、权电流DAC通常采用恒压源取代电阻网络。

3、由权电流型DAC0808构成的电路图如下图所示,则当输入的数字量d7d6d5…d1d0=10110101, VREF=10V时,转换出的模拟电压Vo= V (小数点后保留2位有效数字)。

35.5 具有双极性输出的DAC随堂测验

1、具有双极性输出的DAC能够把以补码形式输入的正负数分别转换成正负极性的模拟电压。

2、输入为3位二进制补码的具有双极性输出的DAC,若输入数字为000时输出电压为0V,输入数字为001时输出电压为1V,则输入数字为111时,输出电压为 V。

35.6 DAC转换器的转换精度与转换速度随堂测验

1、若8位DAC的满量程电压为5V,其对应的最小可分辨电压为 。
    A、0.625V
    B、0.0196V
    C、0.3125V
    D、0.0049V

2、若要求DAC的转换误差小于0.25%,则应该选用 位的DAC。
    A、8
    B、9
    C、10
    D、12

3、5位DAC的分辨率可以表示为 。
    A、32
    B、10
    C、1/32
    D、1/31

4、DAC电路所能分辨的最小输出电压与满量程输出电压之比称为DAC的转换误差。

5、DAC的满程电压一定时,数字位位数越高,能够分辨的电压越大。

6、DAC的转换误差通常用满量程的百分数来表示。

7、DAC的 和转换误差共同决定了DAC的精度。

第36讲 模数转换器

36.1 AD转换的基本原理随堂测验

1、奈奎斯特采样定理要求 。
    A、
    B、
    C、
    D、

2、ADC存在着固有的转换误差,即量化误差。其量化值为 。
    A、+0.5LSB
    B、-0.5LSB
    C、±0.5LSB
    D、±1LSB

3、通常A/D转换位数n越大,误差越大。

4、采样、保持一般由采样-保持电路完成,该电路的核心器件为 。

5、A/D转换需经过四个步骤:采样、保持、 、编码。

36.2 并联比较型直接ADC随堂测验

1、有关并联比较型ADC 的说法不正确的是 。
    A、在现有的ADC 中转换速度最快
    B、可直接输入模拟电压信号
    C、一般电路复杂度很低
    D、转换精度与VREF 的稳定度有关

2、并联比较型直接ADC转换速度非常快,从CLK信号上升沿算起,完成一次转换的时间通常为 级。
    A、ps
    B、ns
    C、
    D、ms

3、并联比较型直接ADC无需采样电路。

4、对于某并联比较型直接ADC,若其电路中含有个31电压比较器,则它能输出 位二进制代码。

36.3 反馈比较型直接ADC随堂测验

1、某ADC电路如下图所示,已知8 bit DAC 的最高输出电压为9.58V,当VI=7.46V 时,电路的输出状态D=Q7Q6…Q0是 。
    A、(1100 0110)2
    B、(1100 0111)2
    C、(1100 0101)2
    D、(1100 1000)2

2、某位长为3 的逐次渐进式A/D 转换器,其完成一次A/D 转换所需的最长时间为(设时钟频率fcp = 100KHZ)
    A、10
    B、30
    C、50
    D、80

3、反馈比较型ADC一般分为计数型和逐次渐近型两种,计数型比逐次渐近型的转换速度更快一些。

4、某逐次渐近型ADC 某次转换VO和VI的波形如图1所示,若时钟频率为200kHz,则完成这次转换所需时间为 μs。

5、某计数型ADC 输出的数字量为10 位,时钟信号频率为1MHz,则完成一次转换的最长时间为 μs。

6、某逐次渐近型ADC 某次转换VO和VI的波形如图1所示,则这次转换对应的输出状态是 。 图1

36.4 V-T型间接ADC随堂测验

1、V-T型间接ADC完成最长一次转换所需的时间为:Tmax= Tcp(其中,Tcp为采样时钟周期)。
    A、
    B、
    C、
    D、(n+2)

2、双积分型A/D 转换器输出状态D和下述 参量无关。
    A、计数器位长N
    B、参考电压Vref
    C、输入信号vI
    D、积分器的时间常数τ( RC)

3、下列几种A/D 转换器中, 对均值为0 的噪声信号抗干扰性能最好?
    A、逐次渐近型
    B、V-T(双积分)型
    C、V-F 型
    D、并联比较型

36.5 V-F型间接ADC随堂测验

1、下列几种A/D 转换器中, 适宜应用于遥测、遥控系统。
    A、逐次渐近型
    B、V-T(双积分)型
    C、V-F 型
    D、并联比较型

2、V-F变换型ADC的转换精度仅取决于VCO的线性度和稳定度。

3、V-F变换型ADC的最大优点是抗干扰能力很强,缺点是转换速度比较低 。

4、在V-F变换型ADC中,首先将输入的模拟电压信号转换成与之成正比的 信号,然后在一个固定的时间间隔里对得到的信号计数。

36.6 ADC的转换精度和转换速度随堂测验

1、对于相同位数的ADC,下列几种A/D 转换器中, 的转换速度最慢?
    A、逐次渐近型
    B、双积分型
    C、并联比较型
    D、计数型

2、在诸多ADC 方案中,对于相同位数的ADC,转换速度最快的是: 。
    A、并联比较型ADC
    B、双积分型ADC
    C、计数型ADC
    D、逐次渐近型ADC

3、若将一最大幅值为7.68V 的模拟信号转换为数字信号,要求模拟信号每变化15mV 能使数字信号最低位发生变化,所用的ADC至少需要 位。
    A、7
    B、8
    C、9
    D、10

4、A/D和D/A转换器最重要的两个指标是分辨率和转换速度。

数电-2019春季-期末考试

数字电子技术基础2018春季学期-期末考试

1、(-31.25)10的补码表示是:
    A、1 11111.01
    B、1 00000.10
    C、1 00001.10
    D、1 00000.11

2、将(47.8125)10进行数制转换时,转换错误的是:
    A、(101111.1101)2
    B、(2F.C)16
    C、(57.64)8
    D、(0100 0111. 1000 0001 0010 0101)8421-BCD

3、已知逻辑函数,约束条件为:,则将其化为最简“或-与”形式为 :
    A、
    B、
    C、
    D、

4、若将一TTL异或门(输入端为A、B)当作反相器使用,则A、B端应 连接?
    A、A或B中有一个接1或悬空
    B、A或B中有一个接0
    C、A和B并联使用
    D、无法实现

5、下列 电路输出端不可以直接并联使用。
    A、CMOS电路的OD门
    B、TTL电路的OC门
    C、具有推拉式输出级的TTL与非门
    D、CMOS三态门

6、下列 不属于组合逻辑电路。
    A、优先编码器
    B、加法器
    C、节拍脉冲发生器
    D、数值比较器

7、下图所示电路的逻辑功能为:
    A、1位全加器
    B、1位全减器
    C、编码器
    D、数值比较器

8、下列触发器中存在约束条件的是:
    A、同步D触发器
    B、主从JK触发器
    C、T触发器
    D、维持阻塞上边沿RS触发器

9、若一边沿JK触发器的原状态为1,欲在CP作用后仍保持为1状态,则激励函数JK的值应是 :
    A、J=0,K=1
    B、J=1,K=1
    C、J=1,K=×
    D、J=×,K=0

10、当集成维持-阻塞D型触发器的异步置0端RD'=0,异步置1端SD'=1时,触发器的状态 : 
    A、为0
    B、为1
    C、无法确定,与CP有关
    D、无法确定,与D有关

11、一个4位二进制加法计数器,由0000状态开始,经过297个输入脉冲后,此计数器的状态为 :
    A、0011
    B、0101
    C、0111
    D、1001

12、设计模值为89的二进制计数器和十进制计数器各自至少需要 级触发器?
    A、5和7
    B、6和8
    C、7和7
    D、7和8

13、在下列器件中,不属于时序逻辑电路的是 :
    A、序列信号发生器
    B、移位寄存器
    C、多位数值比较器
    D、序列信号检测器

14、由6级触发器构成的环形和扭环形计数器的模值依次为 。
    A、6和12
    B、64和128
    C、12和6
    D、128和64

15、下图所示计数器的模为:
    A、3
    B、11
    C、12
    D、13

16、滞回特性是 的基本特性?
    A、施密特触发器
    B、单稳态触发器
    C、T’触发器
    D、多谐振荡器

17、已知时钟脉冲频率为fCLK,要得到频率为0.2fCLK的矩形波,可采用:
    A、555定时器
    B、5位二进制计数器
    C、5进制计数器
    D、5位扭环形计数器

18、由5个完全一样的反相器首尾相连接成环形振荡器,现测得输出信号的重复频率为20MHz,则每个门的平均传输延迟时间为 :
    A、1ns
    B、5ns
    C、10ns
    D、50ns

19、下面 种电路可用作定时器使用?
    A、由555时基电路构成的施密特触发器
    B、石英晶体振荡器
    C、由555时基电路构成的单稳态触发器
    D、由555时基电路构成的多谐振荡器

20、计算机中的BIOS属于下列 半导体器件?
    A、EEPROM
    B、UV-EPROM
    C、DRAM
    D、SRAM

21、以下 产品不属于半导体存储器?
    A、U盘
    B、光盘
    C、闪存
    D、内存条

22、设ROM的地址为A0A1...A9,输出为Y0Y1Y2Y3,则其存储矩阵的容量是 。
    A、1K
    B、4K
    C、8K
    D、16K

23、某位长为5的逐次渐进式A/D转换器,其完成一次A/D转换所需的最长时间为(设时钟频率fCP=100KHZ)
    A、50
    B、70
    C、110
    D、120

24、双积分型A/D转换器输出状态D和下列 个参量无关?
    A、数字量位长n
    B、参考电压Vref
    C、采样-保持的输入电压VI
    D、积分参数RC

25、在数字系统里,当某一线路作为总线使用,那么接到该总线的所有输出设备(或器件)必须具有 结构,否则会产生数据冲突。
    A、灌电流
    B、拉电流
    C、集电极开路
    D、三态门

26、下图所示的分立元件门电路的逻辑功能为 。
    A、与非
    B、或非
    C、异或
    D、同或

27、某计数器的状态转换图如下,其为 进制计数器。
    A、8
    B、5
    C、4
    D、3

28、一个无符号4位权电阻DAC,最低位处的电阻为40KΩ,则最高位电阻为 。
    A、320KΩ
    B、120KΩ
    C、8KΩ
    D、5KΩ

29、一检码电路输入为8421BCD码,当输入变量DCBA的数值为质数时,要求电路输出F为高电平,否则为低电平。下列可以实现该功能的电路包括 :
    A、
    B、
    C、
    D、

30、下列 电路可以实现同步模100的计数器电路?
    A、
    B、
    C、
    D、

31、下列关于图示时序逻辑电路功能描述正确的是:
    A、该电路为一个可自启动的模六(六进制)计数器
    B、该电路为一个无自启动的模七(七进制)计数器
    C、由于该电路主循环状态为循环码,因而电路工作非常稳定,不会出现竞争-冒险现象
    D、该电路主循环状态混乱,因而易发生出现竞争-冒险现象

32、下列关于图示时序逻辑电路功能描述正确的是:
    A、该时序逻辑电路为同步七进制加法计数器,可以自启动
    B、该时序逻辑电路为七分频器,可以自启动
    C、该时序逻辑电路为同步模七计数器,不可以自启动
    D、该时序逻辑电路为七分频器,不可以自启动

33、有一水箱,由大、小两台水泵X和Y供水,水箱中设置了3个水位检测元件A、B、C。水面低于检测元件时,检测元件给出高电平;水面高于检测元件时,检测元件给出低电平。现要求当水位超过C点时水泵停止工作;水位低于C点而高于B点时Y单独工作;水位低于B点而高于A点时X单独工作;水位低于A点时X和Y同时工作。下列电路中能够实现此功能的电路有: .
    A、
    B、
    C、
    D、

34、下列 电路可以实现59分频器电路?
    A、
    B、
    C、
    D、

35、下列不属于半导体存储器的包括:
    A、光盘
    B、机械硬盘
    C、3寸磁盘
    D、计算机内存条

36、BCD码是一种人为选定的二—十进制代码,它们能表示0~9这十个十进制字符,且有些码为禁用码。

37、在卡诺图中,与逻辑具有区域的公共性,或逻辑具有区域的叠加性,非逻辑具有逻辑否定的含义。

38、时序逻辑电路必包含存储电路,而且输出必与电路状态相关。

39、ABC是函数式Y=A’C+BC中的一个最小项。

40、已知X+Y=X+Z,且XY=XZ,则Y=Z。

41、仅由与非门构成的逻辑电路一定是组合电路。

42、常用的移动硬盘因为可以随时读写,因而属于典型的RAM器件。

43、FPGA的保密性比CPLD更好。

44、在诸多ADC方案中,计数比较型ADC相对而言速度最快。

45、2017个‘1’连续异或再同或‘0’等于‘1’。

46、在各种结构的触发器中,仅有主从JK触发器具有“一次变化”现象。

47、若,则

48、设计模值为941的十进制计数器至少需要 级触发器。

49、位长为12的逐次渐进式A/D 转换器,其完成一次A/D 转换所需的最长时间为 Tcp(设时钟周期为Tcp)。

50、由5个完全一样的反相器首尾相连接成环形振荡器,现测得输出信号的周期为140ns,则每个门的平均传输延迟时间为 ns。

51、某存储容量为64K的RAM,若其每次对外交换的数据为8位,则其地址译码线共有 根。

52、(1E.8)16=( )余3-BCD

53、12级扭环形计数器的偏离态(游离态)共有 个?

54、10级环形计数器的游离态(偏离态)共有 个?

55、已知8bitD/A转换器的最大输出电压是9.69V,当输入代码为10100101时,输出的电压为 V。